JPS62104068A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS62104068A JPS62104068A JP24553985A JP24553985A JPS62104068A JP S62104068 A JPS62104068 A JP S62104068A JP 24553985 A JP24553985 A JP 24553985A JP 24553985 A JP24553985 A JP 24553985A JP S62104068 A JPS62104068 A JP S62104068A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 63
- 239000000758 substrate Substances 0.000 claims abstract description 19
- 238000002955 isolation Methods 0.000 claims description 6
- 239000012535 impurity Substances 0.000 abstract description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
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- 230000005669 field effect Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路装置に関し、特に、個別パワー
トランジスタと同等の特性を有するパワートランジスタ
を内蔵するモノリシック集積回路装置に関するものであ
る。
トランジスタと同等の特性を有するパワートランジスタ
を内蔵するモノリシック集積回路装置に関するものであ
る。
従来より大電力高速半導体装置としてパワーMO8形電
界効果トランジスタ(以下「パワーMOSFETJとい
う)があるが、このパワーMOSFETをモノリシック
に集積回路に組み込んだ索子として第2図に示す構造の
ものが提案されている。第2図において、1はp形半導
体基板、2はn形エピタキシャル成長層、3はp形分離
領域、4はn形高不純物濃度埋込み層、5はn形ドレイ
ン領域、6はp形ベース領域、7はn形ソース領域、8
はゲート電極、9はゲート酸化膜、10はソース電極、
11はドレイン電極、12はシリコン酸化膜である。
界効果トランジスタ(以下「パワーMOSFETJとい
う)があるが、このパワーMOSFETをモノリシック
に集積回路に組み込んだ索子として第2図に示す構造の
ものが提案されている。第2図において、1はp形半導
体基板、2はn形エピタキシャル成長層、3はp形分離
領域、4はn形高不純物濃度埋込み層、5はn形ドレイ
ン領域、6はp形ベース領域、7はn形ソース領域、8
はゲート電極、9はゲート酸化膜、10はソース電極、
11はドレイン電極、12はシリコン酸化膜である。
上述したパワーMOS F ETは、ゲート電極8に電
圧を印加することによりp形ベース領域6内のゲート電
極8直下の部分にn形反転チャネル層13を形成し、ソ
ース、ドレイン間に電圧を印加し、ソース、ドレイン間
に電流を流して動作するものである。
圧を印加することによりp形ベース領域6内のゲート電
極8直下の部分にn形反転チャネル層13を形成し、ソ
ース、ドレイン間に電圧を印加し、ソース、ドレイン間
に電流を流して動作するものである。
しかしながら、従来のモノリシック化したパワーMOS
F ETのドレイン電極11はチップ上面から取り出
す構造となっている。このため、電子の流れとしては、
ソース電極10からチャネル層13を通ってn形エピタ
キシャル成長層2へ流れ、さらにn形高不純物濃度埋込
み層4を通り、続いてn形ドレイン領域5を通ってドレ
イン電極11へ流れる。このように長い径路を流れるの
で、そのドレイン抵抗は大きくなる。
F ETのドレイン電極11はチップ上面から取り出
す構造となっている。このため、電子の流れとしては、
ソース電極10からチャネル層13を通ってn形エピタ
キシャル成長層2へ流れ、さらにn形高不純物濃度埋込
み層4を通り、続いてn形ドレイン領域5を通ってドレ
イン電極11へ流れる。このように長い径路を流れるの
で、そのドレイン抵抗は大きくなる。
また、個別のパワーMOS F ETの場合、ドレイン
電極はチップの裏面に設けられているが、従来のモノリ
シック化したパワーMOS F ETは、表面側にドレ
イン電極11を取る構造となっており、しかも大きな電
流を流すため、大きい面積を必要とし、このため大きな
チップ面積を必要とする。このように、従来のパワーM
O3FETは、パワーMO3FETの特徴である大電流
を得るのに不都合な構造となっている。
電極はチップの裏面に設けられているが、従来のモノリ
シック化したパワーMOS F ETは、表面側にドレ
イン電極11を取る構造となっており、しかも大きな電
流を流すため、大きい面積を必要とし、このため大きな
チップ面積を必要とする。このように、従来のパワーM
O3FETは、パワーMO3FETの特徴である大電流
を得るのに不都合な構造となっている。
本発明はこのような点に鑑みてなされたものであり、そ
の目的とするところは、個別素子とほぼ同等の特性が得
られるパワーMO3FETのモノリシック集積回路を提
供することにある。
の目的とするところは、個別素子とほぼ同等の特性が得
られるパワーMO3FETのモノリシック集積回路を提
供することにある。
このような目的を達成するために本発明は、第1導電形
を有する半導体基板と、この半導体基板の主面の所定の
部分に形成された第2導電形を有する第1の半導体領域
と、この第1の半導体領域内に形成された第1導電形を
有する第2の半導体領域と、半導体基板の主面上に第1
および第2の半導体領域を埋め込むように形成された第
1導電形を有する第3の半導体領域と、第1の半導体領
域に到達するように第3の半導体領域中に形成された第
2導電形を有する分離領域と、第1の半導体領域が形成
されていない半導体基板の主面上の第3の半導体領域中
に形成されたトランジスタとを半導体集積回路装置内に
設けるようにしたものである。
を有する半導体基板と、この半導体基板の主面の所定の
部分に形成された第2導電形を有する第1の半導体領域
と、この第1の半導体領域内に形成された第1導電形を
有する第2の半導体領域と、半導体基板の主面上に第1
および第2の半導体領域を埋め込むように形成された第
1導電形を有する第3の半導体領域と、第1の半導体領
域に到達するように第3の半導体領域中に形成された第
2導電形を有する分離領域と、第1の半導体領域が形成
されていない半導体基板の主面上の第3の半導体領域中
に形成されたトランジスタとを半導体集積回路装置内に
設けるようにしたものである。
本発明においては、チップ裏面がパワーMO3FETの
ドレイン電極となり、電子はチップ表面から裏面へ縦方
向に流れ、ドレイン抵抗は小さくなる。
ドレイン電極となり、電子はチップ表面から裏面へ縦方
向に流れ、ドレイン抵抗は小さくなる。
本発明に係わる半導体集積回路装置の一実施例を第1図
により説明する。第1図(al〜(d)は本装置の主要
な製造工程を示す断面図であり、第1図(d+が完成さ
れた状態を示す断面図である。第1図において第2図と
同一部分又は相当部分には同一符号が付しである。
により説明する。第1図(al〜(d)は本装置の主要
な製造工程を示す断面図であり、第1図(d+が完成さ
れた状態を示す断面図である。第1図において第2図と
同一部分又は相当部分には同一符号が付しである。
まず、第1図(alに示すように、第1導電形であるn
形の半導体基板14の主面のパワーMO3FETを形成
する部分以外の領域に第2導電形であるp形の第1の半
導体領域である半導体領域15を形成する。続いてp形
半導体領域15内の所定の部分にフローティングコレク
タとなる第2の半導体領域としてのn形高不純物濃度埋
込み層4を形成する。
形の半導体基板14の主面のパワーMO3FETを形成
する部分以外の領域に第2導電形であるp形の第1の半
導体領域である半導体領域15を形成する。続いてp形
半導体領域15内の所定の部分にフローティングコレク
タとなる第2の半導体領域としてのn形高不純物濃度埋
込み層4を形成する。
続いて、第1図(b)に示すように、p形半導体領域1
5およびn形高不純物濃度埋込み層4を埋め込むように
、エピタキシャル成長にて第3の半導体領域としてのn
形エピタキシャル成長層2を形成した後、n形エピタキ
シャル成長層2の表面からp形半導体領域15に到達す
るようにp形の分離領域3を形成し、n形の島領域2a
を形成する。
5およびn形高不純物濃度埋込み層4を埋め込むように
、エピタキシャル成長にて第3の半導体領域としてのn
形エピタキシャル成長層2を形成した後、n形エピタキ
シャル成長層2の表面からp形半導体領域15に到達す
るようにp形の分離領域3を形成し、n形の島領域2a
を形成する。
続いて、第1図(C1に示すように、p形半導体領域1
5が形成されていない部分上のn形エピタキシャル成長
層2内にパワーMOS F ETのp形ベース領域6お
よびn形ソース領域7を形成し、他の島領域2aには、
npnトランジスタあるいは抵抗等を集積回路を構成す
る他の素子として形成する。
5が形成されていない部分上のn形エピタキシャル成長
層2内にパワーMOS F ETのp形ベース領域6お
よびn形ソース領域7を形成し、他の島領域2aには、
npnトランジスタあるいは抵抗等を集積回路を構成す
る他の素子として形成する。
続いて、第1図(d)に示すように、パワーMO3FE
Tのソース電極10.ゲート電極8.ドレイン電極11
および他の構成素子の電極をそれぞれ被着して、目的と
するモノリシック集積回路が得られる。
Tのソース電極10.ゲート電極8.ドレイン電極11
および他の構成素子の電極をそれぞれ被着して、目的と
するモノリシック集積回路が得られる。
このような構造の半導体集積回路におけるパワーMOS
F ETは、個別のパ”7−MOSFETと同様に、
ドレイン電極11が裏面に形成されており、電子はチッ
プ表面側から裏面側へ縦方向に流れるため、効率良く大
電流を得ることができる。
F ETは、個別のパ”7−MOSFETと同様に、
ドレイン電極11が裏面に形成されており、電子はチッ
プ表面側から裏面側へ縦方向に流れるため、効率良く大
電流を得ることができる。
第2図に示す従来の半導体基板1は、通常、各構成素子
を電気的に分離する役目があるが、半導体基板1に電流
を流すことは殆どなく、この明域をチップ裏面側から取
らず、p形半導体領域15および分離領域3を通してチ
ップ表面から取り出しても何ら不都合は発生しない。従
って本装置は、従来のものと比べ、p形半導体領域15
を形成する工程を追加するのみで、パワーMO3FET
以外の構成素子も特性を損なうことなく形成することが
できる。すなわち、本装置は、p形半導体領域15を形
成する工程を追加するのみで特性の良好なパワーMO3
FETのモノリシック集積回路装置を得ることができる
。
を電気的に分離する役目があるが、半導体基板1に電流
を流すことは殆どなく、この明域をチップ裏面側から取
らず、p形半導体領域15および分離領域3を通してチ
ップ表面から取り出しても何ら不都合は発生しない。従
って本装置は、従来のものと比べ、p形半導体領域15
を形成する工程を追加するのみで、パワーMO3FET
以外の構成素子も特性を損なうことなく形成することが
できる。すなわち、本装置は、p形半導体領域15を形
成する工程を追加するのみで特性の良好なパワーMO3
FETのモノリシック集積回路装置を得ることができる
。
なお、上記実施例では、nチャネルパワーMO5FET
を組み込んだ場合について述べたが、pチャネルパワー
MO3FETあるいはn形半導体基板14をコレクタと
するバイポーラパワートランジスタを組み込んでも同じ
効果が得られる。
を組み込んだ場合について述べたが、pチャネルパワー
MO3FETあるいはn形半導体基板14をコレクタと
するバイポーラパワートランジスタを組み込んでも同じ
効果が得られる。
以上説明したように本発明は、第3の半導体領域中に形
成されたトランジスタの構造をチップ表面から裏面基板
側へ電子を流す構造とすることにより、効率良く電流を
流すことができ、かつ、モノリシック集積回路を構成す
る他の素子も電気的特性を損なうことな(形成できる効
果がある。
成されたトランジスタの構造をチップ表面から裏面基板
側へ電子を流す構造とすることにより、効率良く電流を
流すことができ、かつ、モノリシック集積回路を構成す
る他の素子も電気的特性を損なうことな(形成できる効
果がある。
第1図は本発明に係わる半導体集積回路装置の一実施例
の主要な製造工程を示す断面図、第2図は従来の半導体
集積回路装置を示す断面図である。 2・・・・n形エピタキシャル成長層、2a・・・・n
形の島領域、3・・・・分離領域、4・・・・n形高不
純物濃度埋込み層、6・・・・p形ベース領域、7・・
・・n形ソース領域、8・・・・ゲート電極、9・・・
・ゲート酸化膜、10・・・・ソース電極、11・・・
・ドレイン電極、12・・・・シリコン酸化膜、14・
・・・n形半導体基板、15・・・・p形半導体領域。
の主要な製造工程を示す断面図、第2図は従来の半導体
集積回路装置を示す断面図である。 2・・・・n形エピタキシャル成長層、2a・・・・n
形の島領域、3・・・・分離領域、4・・・・n形高不
純物濃度埋込み層、6・・・・p形ベース領域、7・・
・・n形ソース領域、8・・・・ゲート電極、9・・・
・ゲート酸化膜、10・・・・ソース電極、11・・・
・ドレイン電極、12・・・・シリコン酸化膜、14・
・・・n形半導体基板、15・・・・p形半導体領域。
Claims (2)
- (1)第1導電形を有する半導体基板と、この半導体基
板の主面の所定の部分に形成された第2導電形を有する
第1の半導体領域と、この第1の半導体領域内に形成さ
れた1個以上の互いに電気的に分離された第1導電形を
有する第2の半導体領域と、前記半導体基板の主面上に
前記第1および第2の半導体領域を埋め込むように形成
された第1導電形を有する第3の半導体領域と、前記第
1の半導体領域に到達するように前記第3の半導体領域
中に形成された第2導電形を有する分離領域と、前記第
1の半導体領域が形成されていない前記半導体基板の主
面上の前記第3の半導体領域中に形成されたトランジス
タとを備えたことを特徴とする半導体集積回路装置。 - (2)第3の半導体領域中に形成されたトランジスタは
、半導体基板をドレインとした縦形MOSトランジスタ
であることを特徴とする特許請求の範囲第1項記載の半
導体集積回路装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24553985A JPS62104068A (ja) | 1985-10-30 | 1985-10-30 | 半導体集積回路装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24553985A JPS62104068A (ja) | 1985-10-30 | 1985-10-30 | 半導体集積回路装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS62104068A true JPS62104068A (ja) | 1987-05-14 |
Family
ID=17135202
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP24553985A Pending JPS62104068A (ja) | 1985-10-30 | 1985-10-30 | 半導体集積回路装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS62104068A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63202971A (ja) * | 1987-02-19 | 1988-08-22 | Toshiba Corp | 半導体装置 |
JPS63299265A (ja) * | 1987-05-29 | 1988-12-06 | Nissan Motor Co Ltd | 半導体装置 |
JP2008270367A (ja) * | 2007-04-17 | 2008-11-06 | Denso Corp | 半導体装置 |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS53135284A (en) * | 1977-04-30 | 1978-11-25 | Nec Corp | Production of field effect transistor |
JPS54148388A (en) * | 1978-05-12 | 1979-11-20 | Nec Corp | Semiconductor integrated circuit device |
JPS5563876A (en) * | 1978-11-08 | 1980-05-14 | Sony Corp | Field-effect semiconductor device |
JPS55165669A (en) * | 1979-06-11 | 1980-12-24 | Hitachi Ltd | Bipolar-mos device |
JPS57162359A (en) * | 1981-03-30 | 1982-10-06 | Toshiba Corp | Semiconductor device |
JPS6080267A (ja) * | 1983-10-07 | 1985-05-08 | Toshiba Corp | 半導体集積回路装置の製造方法 |
-
1985
- 1985-10-30 JP JP24553985A patent/JPS62104068A/ja active Pending
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