JP2950577B2 - ＢｉＣＭＯＳ半導体集積回路の製造方法 - Google Patents
ＢｉＣＭＯＳ半導体集積回路の製造方法Info
- Publication number
- JP2950577B2 JP2950577B2 JP2110314A JP11031490A JP2950577B2 JP 2950577 B2 JP2950577 B2 JP 2950577B2 JP 2110314 A JP2110314 A JP 2110314A JP 11031490 A JP11031490 A JP 11031490A JP 2950577 B2 JP2950577 B2 JP 2950577B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- buried layer
- forming
- bipolar transistor
- type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8248—Combination of bipolar and field-effect technology
- H01L21/8249—Bipolar and MOS technology
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Bipolar Transistors (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） この発明は、高速で動作する縦型のPNPバイポーラト
ランジスタを含むBi CMOS半導体集積回路の製造方法に
関するものである。
ランジスタを含むBi CMOS半導体集積回路の製造方法に
関するものである。
（従来の技術） 従来のこの種の半導体集積回路装置の製造方法に関し
ては、例えば、特公平１−38378号公報に開示されたも
のがあり、第４図により従来の半導体集積回路装置の製
造方法について説明する。
ては、例えば、特公平１−38378号公報に開示されたも
のがあり、第４図により従来の半導体集積回路装置の製
造方法について説明する。
まず、第４図（ａ）に示すように、Ｐ型シリコン基板
100（以下、単に基板という）のNPNバイポーラトランジ
スタ形成予定領域101には、Ｎ型シート抵抗50Ω／□の
第１埋め込み層105を形成する。
100（以下、単に基板という）のNPNバイポーラトランジ
スタ形成予定領域101には、Ｎ型シート抵抗50Ω／□の
第１埋め込み層105を形成する。
また、縦型（以下、Ｖと略称する）PNPバイポーラト
ランジスタ形成予定領域102には、Ｐ型埋め込み層分離
のための第１埋め込み層105と、その内側には、Ｐ型シ
ート抵抗350Ω／□の第２埋め込み層106を形成する。
ランジスタ形成予定領域102には、Ｐ型埋め込み層分離
のための第１埋め込み層105と、その内側には、Ｐ型シ
ート抵抗350Ω／□の第２埋め込み層106を形成する。
さらに、Pch MOSトランジスタ形成予定領域103にも、
第１埋め込み層105およびNch MOSトランジスタ形成領域
104には、第２埋め込み層106を形成し、かつNPNバイポ
ーラトランジスタ形成予定領域101とPNPバイポーラトラ
ンジスタ形成予定領域102の素子分離のための第１分離
層107を第２埋め込み層106と同時に、周知のホトリソ技
術と、イオンインプランテーションとアニール技術で形
成する。
第１埋め込み層105およびNch MOSトランジスタ形成領域
104には、第２埋め込み層106を形成し、かつNPNバイポ
ーラトランジスタ形成予定領域101とPNPバイポーラトラ
ンジスタ形成予定領域102の素子分離のための第１分離
層107を第２埋め込み層106と同時に、周知のホトリソ技
術と、イオンインプランテーションとアニール技術で形
成する。
次に、第４図（ｂ）に示すように、上記基板100の表
面に、周知のエピタキシャル技術を用いて、Ｎ型不純物
濃度1.5E16個／cm3のエピタキシャル膜108を２〜４μｍ
生成する。
面に、周知のエピタキシャル技術を用いて、Ｎ型不純物
濃度1.5E16個／cm3のエピタキシャル膜108を２〜４μｍ
生成する。
次に、第４図（ｃ）に示すように、素子分離のための
第２分離層109とNch MOSトランジスタを形成するＰ領域
110を同時に表面濃度2E16個／cm3、拡散の深さ１〜２μ
ｍで、エピタキシャル膜108に形成し、あらかじめ埋め
込まれた第１分離層107と第２分離層109、Ｐ領域110と
第２埋め込み層111をそれぞれ連続させる。
第２分離層109とNch MOSトランジスタを形成するＰ領域
110を同時に表面濃度2E16個／cm3、拡散の深さ１〜２μ
ｍで、エピタキシャル膜108に形成し、あらかじめ埋め
込まれた第１分離層107と第２分離層109、Ｐ領域110と
第２埋め込み層111をそれぞれ連続させる。
これにより、第１埋め込み層107はアンチモンで形成
しており、また、第２埋め込み層109はボロンで形成し
ているため、Ｖ−PNPバイポーラトランジスタ形成予定
領域102においては、第２埋め込み層106は第１埋め込み
層105より多くエピタキシャル膜108に上方拡散する。
しており、また、第２埋め込み層109はボロンで形成し
ているため、Ｖ−PNPバイポーラトランジスタ形成予定
領域102においては、第２埋め込み層106は第１埋め込み
層105より多くエピタキシャル膜108に上方拡散する。
この結果、基板100より分離したＶ−PNPバイポーラト
ランジスタ用のコレクタとして機能するＰ型埋め込み層
112が第１埋め込み層105上に形成できる。
ランジスタ用のコレクタとして機能するＰ型埋め込み層
112が第１埋め込み層105上に形成できる。
さらに、上記のように、第２分離層109、Ｐ領域110、
第２埋め込み層111を形成した半導体基体をLOCOS法でLO
COS酸化膜113を第４図（ｄ）に示すように7000Å程度の
厚さに形成する。
第２埋め込み層111を形成した半導体基体をLOCOS法でLO
COS酸化膜113を第４図（ｄ）に示すように7000Å程度の
厚さに形成する。
次いで、NPNバイポーラトランジスタのコレクタ取り
出し層114はＮ型不純物の拡散によって形成する。
出し層114はＮ型不純物の拡散によって形成する。
また、Ｖ−PNPトランジスタのコレクタ取り出し層115
はＰ型不純物の拡散によって、Ｐ型埋め込み層112に到
達させて形成する。
はＰ型不純物の拡散によって、Ｐ型埋め込み層112に到
達させて形成する。
その後、NPNトランジスタのベース層116を表面濃度5E
17個／cm3、拡散の深さ0.6μｍで形成する。
17個／cm3、拡散の深さ0.6μｍで形成する。
次に、第４図（ｅ）に示すように、上記の半導体基体
に周知のMOSゲート形成技術により、ゲート酸化膜117お
よびポリシリコンゲート118を形成する。
に周知のMOSゲート形成技術により、ゲート酸化膜117お
よびポリシリコンゲート118を形成する。
次いで、NPNバイポーラトランジスタのエミッタ層119
とＶ−PNPバイポーラトランジスタのベース取り出し層1
20と、Nch MOSトランジスタのソース・ドレイン121を砒
素インプラテーションにより形成する。
とＶ−PNPバイポーラトランジスタのベース取り出し層1
20と、Nch MOSトランジスタのソース・ドレイン121を砒
素インプラテーションにより形成する。
また、NPNバイポーラトランジスタのベース取り出し
層122とＶ−PNPバイポーラトランジスタのエミッタ層12
3と、Pch MOSトランジスタのソース・ドレイン層124はB
F2イオンインプラテーションにより形成する。
層122とＶ−PNPバイポーラトランジスタのエミッタ層12
3と、Pch MOSトランジスタのソース・ドレイン層124はB
F2イオンインプラテーションにより形成する。
しかる後に、それぞれの素子の配線接続のためのコン
タクトホールの開口、アルミ電極の形成の各工程を経
て、Bi CMOS構造が形成されるが、この技術は周知の技
術であり、ここでは詳しい説明は省略する。
タクトホールの開口、アルミ電極の形成の各工程を経
て、Bi CMOS構造が形成されるが、この技術は周知の技
術であり、ここでは詳しい説明は省略する。
次に、第４図（ｆ）および第４図（ｇ）により、従来
の半導体集積回路装置の製造方法の別の例について説明
する。
の半導体集積回路装置の製造方法の別の例について説明
する。
まず、第４図（ｆ）において、上記第４図（ａ）の基
板100の表面にＮ型不純物濃度1.5E15ions/cm2のエピタ
キシャル膜108を２〜４μｍ形成する。
板100の表面にＮ型不純物濃度1.5E15ions/cm2のエピタ
キシャル膜108を２〜４μｍ形成する。
その後、素子分離のための第２分離層109とNch MOSト
ランジスタを形成するＰ領域110を同時に表面濃度2E16
個／cm3、拡散の深さ１〜２μｍで形成し、あらかじめ
埋め込まれた第１分離層107と第２分離層109、Ｐ領域11
0と第２埋め込み層111をそれぞれ連続させる。
ランジスタを形成するＰ領域110を同時に表面濃度2E16
個／cm3、拡散の深さ１〜２μｍで形成し、あらかじめ
埋め込まれた第１分離層107と第２分離層109、Ｐ領域11
0と第２埋め込み層111をそれぞれ連続させる。
これにより、第４図（ｃ）と同様に、Ｖ−PNPバイポ
ーラトランジスタ形成予定領域102においては、基板100
より分離したＶ−PNPバイポーラトランジスタ用のコレ
クタとして機能するＰ型埋め込み層112が第１埋め込み
層105上に形成できる。
ーラトランジスタ形成予定領域102においては、基板100
より分離したＶ−PNPバイポーラトランジスタ用のコレ
クタとして機能するＰ型埋め込み層112が第１埋め込み
層105上に形成できる。
また、Ｐ領域110と同時に、Pch MOSトランジスタを形
成するＮ領域125とＶ−PNPトランジスタ形成予定領域10
2にも表面濃度5E16個／cm3、拡散の深さ１〜２μｍでＮ
領域125をＰ型埋め込み層112に到達するように形成す
る。
成するＮ領域125とＶ−PNPトランジスタ形成予定領域10
2にも表面濃度5E16個／cm3、拡散の深さ１〜２μｍでＮ
領域125をＰ型埋め込み層112に到達するように形成す
る。
次に、第４図（ｇ）に示すように、第４図（ｄ）と同
様に、LOCOS酸化膜113とNPNバイポーラトランジスタの
コレクタ取り出し層114、NPNバイポーラトランジスタの
ベース層116を形成する。
様に、LOCOS酸化膜113とNPNバイポーラトランジスタの
コレクタ取り出し層114、NPNバイポーラトランジスタの
ベース層116を形成する。
その後、第４図（ｅ）と同様に、ゲート酸化膜117お
よびポリシリコンゲート118、NPNバイポーラトランジス
タのエミッタ層119、Ｖ−PNPバイポーラトランジスタの
ベース取り出し層120、Nch MOSトランジスタのソース・
ドレイン121、NPNバイポーラトランジスタのベース取り
出し層122、Ｖ−PNPバイポーラのエミッタ層123、Pch M
OSトランジスタのソース・ドレイン124をそれぞれ形成
する。
よびポリシリコンゲート118、NPNバイポーラトランジス
タのエミッタ層119、Ｖ−PNPバイポーラトランジスタの
ベース取り出し層120、Nch MOSトランジスタのソース・
ドレイン121、NPNバイポーラトランジスタのベース取り
出し層122、Ｖ−PNPバイポーラのエミッタ層123、Pch M
OSトランジスタのソース・ドレイン124をそれぞれ形成
する。
（発明が解決しようとする課題） しかしながら、上記第４図（ａ）〜第４図（ｅ）で示
す製造方法で製造された半導体装置では、第５図に示す
ように、Ｖ−PNPバイポーラトランジスタのベース層が
均一濃度のＮエピタキシャル膜であるため、第６図に示
すように、高周波特性、すなわち、fTは200MHz程度とな
ってしまい、他のBi CMOS素子とスピードを比較する
と、1/10以下であった。
す製造方法で製造された半導体装置では、第５図に示す
ように、Ｖ−PNPバイポーラトランジスタのベース層が
均一濃度のＮエピタキシャル膜であるため、第６図に示
すように、高周波特性、すなわち、fTは200MHz程度とな
ってしまい、他のBi CMOS素子とスピードを比較する
と、1/10以下であった。
このような従来のエピタキシャルベースPNPバイポー
ラトランジスタにおいては、ベース領域が均一濃度のエ
ピタキシャル膜により形成されているため、エミッタ領
域からベース領域に注入される少数キャリアは加速電界
を受けない。
ラトランジスタにおいては、ベース領域が均一濃度のエ
ピタキシャル膜により形成されているため、エミッタ領
域からベース領域に注入される少数キャリアは加速電界
を受けない。
したがって、拡散ベースPNPバイポーラトランジスタ
と比較して、fT対Ic特性が劣るという欠点があった。こ
れは次の（１）式により知られている。
と比較して、fT対Ic特性が劣るという欠点があった。こ
れは次の（１）式により知られている。
1/2πfT＝τe＋τb＋τx＋τc …（１） この（１）式において、一般に、第２項τb（ベース
時定数）が一番大きいと云われ、これは τb＝WB 2／nDB …（２） で表わされる。
時定数）が一番大きいと云われ、これは τb＝WB 2／nDB …（２） で表わされる。
この（２）式において、 WBはベース幅、 ｎはベース内少数キャリア分布に依存する定数、 DBはベース内少数キャリアの拡散定数、 である。
エピタキシャルPNPバイポーラトランジスタは通常、
均一ベーストランジスタであるため、拡散勾配に起因す
る加速電界を受けず、拡散ベーストランジスタに比較し
て、τbが大となり、fTが小となる。
均一ベーストランジスタであるため、拡散勾配に起因す
る加速電界を受けず、拡散ベーストランジスタに比較し
て、τbが大となり、fTが小となる。
また、第４図（ｆ）および第４図（ｇ）で示した製造
方法においては、Ｖ−PNPバイポーラトランジスタは拡
散で形成したＮ領域に形成でき、fTは向上するが、エピ
タキシャル膜生成において、Ｎ型不純物濃度1.5E5個／c
m3という低濃度の膜が必要となる。
方法においては、Ｖ−PNPバイポーラトランジスタは拡
散で形成したＮ領域に形成でき、fTは向上するが、エピ
タキシャル膜生成において、Ｎ型不純物濃度1.5E5個／c
m3という低濃度の膜が必要となる。
これはＮ領域125の表面濃度がMOS特性より15E16個／c
m3に決定されており、それより十分低い濃度が工程マー
ジン上要求されるわけである。
m3に決定されており、それより十分低い濃度が工程マー
ジン上要求されるわけである。
ところが、Ｖ−PNPバイポーラトランジスタを含むBi
CMOSの場合、Ｐ型の第２埋め込み層111のボロン表面濃
度は高く、かつウエーハ上面積も大きい。
CMOSの場合、Ｐ型の第２埋め込み層111のボロン表面濃
度は高く、かつウエーハ上面積も大きい。
そこで、ウエーハ自身からのオートドーピング現象に
より、エピタキシャル膜生成ではＮ型比抵抗値の制御は
困難であり、しばしばＰ型エピタキシャル膜を生成する
程度であった。
より、エピタキシャル膜生成ではＮ型比抵抗値の制御は
困難であり、しばしばＰ型エピタキシャル膜を生成する
程度であった。
このように、Ｖ−PNPバイポーラトランジスタの高周
波特性と、エピタキシャル膜生成においては、トレード
オフの関係にあり、技術的に満足できるものは得られな
かった。
波特性と、エピタキシャル膜生成においては、トレード
オフの関係にあり、技術的に満足できるものは得られな
かった。
この発明は前記従来技術が持っている問題点のうち、
Ｖ−PNPバイポーラトランジスタの高周波特性とエピタ
キシャル膜生成がトレードオフとなる点について解決し
たBi CMOS半導体集積回路の製造方法を提供するもので
ある。
Ｖ−PNPバイポーラトランジスタの高周波特性とエピタ
キシャル膜生成がトレードオフとなる点について解決し
たBi CMOS半導体集積回路の製造方法を提供するもので
ある。
（課題を解決するための手段） この発明は前記問題点を解決するために、Bi CMOS半
導体集積回路の製造方法において、半導体基板にPch MO
SトランジスタのＰ型のチャネル部分の表面濃度以下の
エピタキシャル膜を生成する工程と、半導体基板のPNP
バイポーラトランジスタ形成領域とPch MOSトランジス
タ形成領域のそれぞれのＮ型埋め込み層より１回り大き
い領域にエピタキシャル膜のＰ型不純物濃度より大きい
濃度のＮ型不純物の拡散によりＮ型埋め込み層と連続し
たＮ領域を形成するとともに、このＮ領域内にPNPバイ
ポーラトランジスタおよびPch MOSトランジスタを形成
する工程とを導入したものである。
導体集積回路の製造方法において、半導体基板にPch MO
SトランジスタのＰ型のチャネル部分の表面濃度以下の
エピタキシャル膜を生成する工程と、半導体基板のPNP
バイポーラトランジスタ形成領域とPch MOSトランジス
タ形成領域のそれぞれのＮ型埋め込み層より１回り大き
い領域にエピタキシャル膜のＰ型不純物濃度より大きい
濃度のＮ型不純物の拡散によりＮ型埋め込み層と連続し
たＮ領域を形成するとともに、このＮ領域内にPNPバイ
ポーラトランジスタおよびPch MOSトランジスタを形成
する工程とを導入したものである。
（作用） この発明によれば、Bi CMOS半導体集積回路の製造方
法において、以上のような工程を導入したので、Ｐ型エ
ピタキシャル膜によりＶ−PNPバイポーラトランジスタ
を含むBi CMOSにて生じるボロンによるオートドープ現
象を抑制するとともに、Ｎ領域内にPNPバイポーラトラ
ンジスタとPch MOSトランジスタが形成されることか
ら、Ｎ型ベース層に加速電界のための不純物の濃度勾配
の形成を可能にし、高周波特性を改善するように作用
し、したがって、前記問題点が除去できる。
法において、以上のような工程を導入したので、Ｐ型エ
ピタキシャル膜によりＶ−PNPバイポーラトランジスタ
を含むBi CMOSにて生じるボロンによるオートドープ現
象を抑制するとともに、Ｎ領域内にPNPバイポーラトラ
ンジスタとPch MOSトランジスタが形成されることか
ら、Ｎ型ベース層に加速電界のための不純物の濃度勾配
の形成を可能にし、高周波特性を改善するように作用
し、したがって、前記問題点が除去できる。
（実施例） 以下、この発明のBi CMOS半導体集積回路の製造方法
の実施例について図面に基づき説明する。第１図（ａ）
ないし第１図（ｅ）はその一実施例を説明するための工
程断面図である。
の実施例について図面に基づき説明する。第１図（ａ）
ないし第１図（ｅ）はその一実施例を説明するための工
程断面図である。
この第１図（ａ）ないし第１図（ｅ）において、第４
図（ａ）ないし第４図（ｇ）と同一部分には同一符号を
付して述べる。
図（ａ）ないし第４図（ｇ）と同一部分には同一符号を
付して述べる。
まず、第１図（ａ）に示すように、Ｐ型シリコン基板
100（この実施例においても、以下、単に基板という）
のNPNバイポーラトランジスタ形成予定領域101には、Ｎ
型シート抵抗50Ω／□の第１埋め込み層105を周知のホ
トリソ技術とイオンインプランテーションとアニール技
術により形成する。
100（この実施例においても、以下、単に基板という）
のNPNバイポーラトランジスタ形成予定領域101には、Ｎ
型シート抵抗50Ω／□の第１埋め込み層105を周知のホ
トリソ技術とイオンインプランテーションとアニール技
術により形成する。
また、Ｖ−PNPバイポーラトランジスタ形成予定領域1
02には、Ｐ型埋め込み層分離のための第１埋め込み層10
5とその内側にＰ型シート抵抗350Ω／□の第２埋め込み
層106を周知のホトリソ技術およびイオンインプランテ
ーションとアニール技術により形成する。
02には、Ｐ型埋め込み層分離のための第１埋め込み層10
5とその内側にＰ型シート抵抗350Ω／□の第２埋め込み
層106を周知のホトリソ技術およびイオンインプランテ
ーションとアニール技術により形成する。
さらに、Pch MOSトランジスタ形成領域103にも第１埋
め込み層105を形成するとともに、Nch MOSトランジスタ
形成予定領域104には、第２埋め込み層106を同時に、周
知のホトリソ技術とイオンインプランテーションおよび
アニール技術で形成する。
め込み層105を形成するとともに、Nch MOSトランジスタ
形成予定領域104には、第２埋め込み層106を同時に、周
知のホトリソ技術とイオンインプランテーションおよび
アニール技術で形成する。
次に、第１図（ｂ）に示すように、基板100の表面に
周知のエピタキシャル技術を用いて、Ｐ型不純物濃度1.
5E15個／cm3のエピタキシャル膜10を２〜４μｍ生成す
る。
周知のエピタキシャル技術を用いて、Ｐ型不純物濃度1.
5E15個／cm3のエピタキシャル膜10を２〜４μｍ生成す
る。
次に、第１図（ｃ）に示すように、Pch MOSトランジ
スタを形成するＮ領域11とNPNバイポーラトランジスタ
を形成するＮ領域12およびＶ−PNPバイポーラトランジ
スタを形成するＮ領域13をＶ−PNPバイポーラトランジ
スタ形成予定領域102の第１埋め込み層105より１回り大
きく、同時に表面濃度5E16個／cm3、拡散の深さ１〜２
μｍで形成する。
スタを形成するＮ領域11とNPNバイポーラトランジスタ
を形成するＮ領域12およびＶ−PNPバイポーラトランジ
スタを形成するＮ領域13をＶ−PNPバイポーラトランジ
スタ形成予定領域102の第１埋め込み層105より１回り大
きく、同時に表面濃度5E16個／cm3、拡散の深さ１〜２
μｍで形成する。
かくして、各Ｎ領域11,12,13はあらかじめ埋め込まれ
た第１の埋め込み層14と連続する。
た第１の埋め込み層14と連続する。
Pch MOSトランジスタの第１埋め込み層14とNPNバイポ
ーラトランジスタの第１埋め込み層14はそれぞれ上記第
１埋め込み層105に相当し、Ｖ−PNPバイポーラトランジ
スタの第１埋め込み層14は上記第１埋め込み層105と第
２埋め込み層106とに相当する。
ーラトランジスタの第１埋め込み層14はそれぞれ上記第
１埋め込み層105に相当し、Ｖ−PNPバイポーラトランジ
スタの第１埋め込み層14は上記第１埋め込み層105と第
２埋め込み層106とに相当する。
上述のようにして、各Ｎ領域11〜13と第１埋め込み層
14と連続することにより、第１埋め込み層105はアンチ
モンで形成し、第２埋め込み層槽106はボロンで形成し
ているため、Ｖ−PNPバイポーラトランジスタ形成予定
領域102においては、ぢ２埋め込み層106は第１埋め込み
層105より多くエピタキシャル膜10に上方拡散する。
14と連続することにより、第１埋め込み層105はアンチ
モンで形成し、第２埋め込み層槽106はボロンで形成し
ているため、Ｖ−PNPバイポーラトランジスタ形成予定
領域102においては、ぢ２埋め込み層106は第１埋め込み
層105より多くエピタキシャル膜10に上方拡散する。
これにともない、基板100より分離したＶ−PNPバイポ
ーラトランジスタ用のコレクタとして機能するＰ型埋め
込み層112が第１埋め込み層14上に形成できる。
ーラトランジスタ用のコレクタとして機能するＰ型埋め
込み層112が第１埋め込み層14上に形成できる。
次に、第１図（ｄ）に示すように、上述のように形成
された半導体基体をLOCOS法でLOCOS酸化膜113を7000Å
程度の厚さに形成する。
された半導体基体をLOCOS法でLOCOS酸化膜113を7000Å
程度の厚さに形成する。
次いで、NPNバイポーラトランジスタのコレクタ取り
出し層114をＮ型不純物拡散によって形成する。
出し層114をＮ型不純物拡散によって形成する。
また、Ｖ−PNPバイポーラトランジスタのコレクタ取
り出し層115はＶ−PNPバイポーラトランジスタを形成す
るＮ領域13の内側にＰ型不純物の拡散によって、Ｐ型埋
め込み層112に到達させて形成する。
り出し層115はＶ−PNPバイポーラトランジスタを形成す
るＮ領域13の内側にＰ型不純物の拡散によって、Ｐ型埋
め込み層112に到達させて形成する。
その後、NPNバイポーラトランジスタのベース層116を
表面濃度5E17個／cm3、拡散の深さ0.6μｍで形成する。
表面濃度5E17個／cm3、拡散の深さ0.6μｍで形成する。
次に、第１図（ｄ）のように形成した半導体基体に、
周知のMOSゲート形成技術により、ゲート酸化膜117およ
びポリシリコンゲート118を形成する。
周知のMOSゲート形成技術により、ゲート酸化膜117およ
びポリシリコンゲート118を形成する。
次いで、NPNバイポーラトランジスタのエミッタ119と
Ｖ−PNPバイポーラトランジスタのベース取り出し層120
およびNch MOSトランジスタのソース・ドレイン121は砒
素インプランテーションにより形成する。
Ｖ−PNPバイポーラトランジスタのベース取り出し層120
およびNch MOSトランジスタのソース・ドレイン121は砒
素インプランテーションにより形成する。
また、NPNバイポーラトランジスタのベース取り出し
層122とＶ−PNPバイポーラトランジスタのエミッタ層12
3およびPch MOSトランジスタのソース・ドレイン124はB
F2イオンインプランテーションにより形成する。
層122とＶ−PNPバイポーラトランジスタのエミッタ層12
3およびPch MOSトランジスタのソース・ドレイン124はB
F2イオンインプランテーションにより形成する。
しかる後に、それぞれの素子の配線接続のためのコン
タクトホールの開口、アルミ電極の形成の工程を経て、
Bi CMOS構造が形成されるが、この技術は周知の技術で
あり、ここでの詳述は省略する。
タクトホールの開口、アルミ電極の形成の工程を経て、
Bi CMOS構造が形成されるが、この技術は周知の技術で
あり、ここでの詳述は省略する。
このように、第１図の実施例では、第１埋め込み層10
5と第２埋め込み層106の形成後に、Ｐ型エピタキシャル
膜10を生成するから、Ｖ−PNPトランジスタを含むBi CM
OSにおいて、特に起き易いオートドープ現象を十分制御
できるようになる。
5と第２埋め込み層106の形成後に、Ｐ型エピタキシャル
膜10を生成するから、Ｖ−PNPトランジスタを含むBi CM
OSにおいて、特に起き易いオートドープ現象を十分制御
できるようになる。
また、Ｎ領域13にＶ−PNPトランジスタの形成が可能
となるから、第２図に示すＶ−PNPトランジスタの濃度
プロファイルからも明らかなように、Ｎ型のベース取り
出し層120に加速電界を目的とする不純物濃度勾配を設
けることができる。
となるから、第２図に示すＶ−PNPトランジスタの濃度
プロファイルからも明らかなように、Ｎ型のベース取り
出し層120に加速電界を目的とする不純物濃度勾配を設
けることができる。
したがって、工程数を増加することなく、第３図のＶ
−PNPバイポーラトランジスタのfT対Ic特性に示すよう
に、高周波特性において、fTは500MHz程度となり、高周
波特性が改善されることになる。
−PNPバイポーラトランジスタのfT対Ic特性に示すよう
に、高周波特性において、fTは500MHz程度となり、高周
波特性が改善されることになる。
（発明の効果） 以上詳細に説明したように、この発明によれば、第１
埋め込み層と第２埋め込み層の形成後にＰ型エピタキシ
ャル膜を生成するようにしたので、Ｖ−PNPバイポーラ
トランジスタを含むBi CMOSにおけるボロンによるオー
トドープ現象は十分制御できるようになる。
埋め込み層と第２埋め込み層の形成後にＰ型エピタキシ
ャル膜を生成するようにしたので、Ｖ−PNPバイポーラ
トランジスタを含むBi CMOSにおけるボロンによるオー
トドープ現象は十分制御できるようになる。
これにともない、Ｎ領域内のＶ−PNPバイポーラトラ
ンジスタの形成が可能となり、Ｎ型のベース取り出し層
に加速電界を得るための不純物の濃度勾配を設けること
でき、高周波特性の改善されたＶ−PNPバイポーラトラ
ンジスタが得られることになる。
ンジスタの形成が可能となり、Ｎ型のベース取り出し層
に加速電界を得るための不純物の濃度勾配を設けること
でき、高周波特性の改善されたＶ−PNPバイポーラトラ
ンジスタが得られることになる。
また、素子分離において、アクティブ領域のＮ領域は
Ｎ型層の拡散を用いているため、分離領域にＰ型の埋め
込み層を形成する必要がなくなり、より一層エピタキシ
ャル膜の生成時にオートドープ現象が少なくなる利点が
ある。
Ｎ型層の拡散を用いているため、分離領域にＰ型の埋め
込み層を形成する必要がなくなり、より一層エピタキシ
ャル膜の生成時にオートドープ現象が少なくなる利点が
ある。
第１図（ａ）ないし第１図（ｅ）はこの発明のBi CMOS
半導体集積回路の製造方法の一実施例の工程断面図、第
２図は同上実施例で得られるＶ−PNPバイポーラトラン
ジスタの濃度プロファイル、第３図は同上Ｖ−PNPバイ
ポーラトランジスタのfr対Ic特性図、第４図（ａ）ない
し第４図（ｅ）は従来の半導体集積回路装置の製造方法
の一例の工程断面図、第４図（ｆ）および第４図（ｇ）
は従来の半導体集積回路装置の製造方法の別の例の工程
断面図、第５図は従来の製造方法で得られるＶ−PNPバ
イポーラトランジスタの濃度プロファイル、第６図は従
来の製造方法で得られるＶ−PNPバイポーラトランジス
タのfr対Ic特性図である。 10…エピタキシャル層、11〜13…Ｎ領域、14,105…第１
埋め込み層、100…基板、101…NPNバイポーラトランジ
スタ形成予定領域、102…Ｖ−PNPバイポーラトランジス
タ形成予定領域、103…Pch MOSトランジスタ形成予定領
域、104…Nch MOSトランジスタ形成予定領域、106…第
２埋め込み層、114,115…コレクタ取り出し層、116…ベ
ース層、117…ゲート酸化膜、118…ポリシリコンゲー
ト、119,123…エミッタ層、120,122…ベース取り出し
層、121,124…ソース・ドレイン。
半導体集積回路の製造方法の一実施例の工程断面図、第
２図は同上実施例で得られるＶ−PNPバイポーラトラン
ジスタの濃度プロファイル、第３図は同上Ｖ−PNPバイ
ポーラトランジスタのfr対Ic特性図、第４図（ａ）ない
し第４図（ｅ）は従来の半導体集積回路装置の製造方法
の一例の工程断面図、第４図（ｆ）および第４図（ｇ）
は従来の半導体集積回路装置の製造方法の別の例の工程
断面図、第５図は従来の製造方法で得られるＶ−PNPバ
イポーラトランジスタの濃度プロファイル、第６図は従
来の製造方法で得られるＶ−PNPバイポーラトランジス
タのfr対Ic特性図である。 10…エピタキシャル層、11〜13…Ｎ領域、14,105…第１
埋め込み層、100…基板、101…NPNバイポーラトランジ
スタ形成予定領域、102…Ｖ−PNPバイポーラトランジス
タ形成予定領域、103…Pch MOSトランジスタ形成予定領
域、104…Nch MOSトランジスタ形成予定領域、106…第
２埋め込み層、114,115…コレクタ取り出し層、116…ベ
ース層、117…ゲート酸化膜、118…ポリシリコンゲー
ト、119,123…エミッタ層、120,122…ベース取り出し
層、121,124…ソース・ドレイン。
Claims (1)
- 【請求項１】（ａ）半導体基板上に、PNPトランジスタ
のコレクタ分離領域と、Pch MOSトランジスタ形成領域
下のＮ型の埋め込み層を同時に形成する工程と、 （ｂ）上記半導体基板に、上記分離領域より１回り小さ
く形成した上記PNPトランジスタのコレクタ形成領域とN
ch MOSトランジスタ形成領域下のＰ型埋め込み層を同時
に形成する工程と、 （ｃ）上記半導体基板に、Pch MOSトランジスタのチャ
ネル部分の表面濃度以下のＰ型のエピタキシャル膜を生
成して半導体基体を形成する工程と、 （ｄ）上記半導体基体に、上記PNPトランジスタ形成領
域とPch MOSトランジスタ形成領域のそれぞれのＮ型埋
め込み層より１回り大きい領域に上記エピタキシャル膜
のＰ型不純物濃度より大きい濃度のＮ型不純物の拡散に
より上記埋め込み層と連続したＮ領域を形成する工程
と、 （ｅ）上記それぞれのＮ領域内にPNPトランジスタとPch
MOSトランジスタを形成する工程と、 （ｆ）上記半導体基体の上記Ｐ型埋め込み層上の上記エ
ピタキシャル膜にNch MOSトランジスタを形成する工程
と、 よりなるBi CMOS半導体集積回路の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2110314A JP2950577B2 (ja) | 1990-04-27 | 1990-04-27 | ＢｉＣＭＯＳ半導体集積回路の製造方法 |
| US07/686,429 US5179036A (en) | 1990-04-27 | 1991-04-17 | Process for fabricating Bi-CMOS integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2110314A JP2950577B2 (ja) | 1990-04-27 | 1990-04-27 | ＢｉＣＭＯＳ半導体集積回路の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0410562A JPH0410562A (ja) | 1992-01-14 |
| JP2950577B2 true JP2950577B2 (ja) | 1999-09-20 |
Family
ID=14532576
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2110314A Expired - Fee Related JP2950577B2 (ja) | 1990-04-27 | 1990-04-27 | ＢｉＣＭＯＳ半導体集積回路の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5179036A (ja) |
| JP (1) | JP2950577B2 (ja) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5169794A (en) * | 1991-03-22 | 1992-12-08 | National Semiconductor Corporation | Method of fabrication of pnp structure in a common substrate containing npn or MOS structures |
| JPH05226589A (ja) * | 1992-02-17 | 1993-09-03 | Mitsubishi Electric Corp | Ｃ−ＢｉＣＭＯＳ型半導体装置およびその製造方法 |
| US6249030B1 (en) * | 1992-12-07 | 2001-06-19 | Hyundai Electronics Industries Co., Ltd. | BI-CMOS integrated circuit |
| EP0613181A1 (en) * | 1993-02-26 | 1994-08-31 | STMicroelectronics S.r.l. | Bipolar transistor compatible with CMOS processes |
| US5455189A (en) * | 1994-02-28 | 1995-10-03 | National Semiconductor Corporation | Method of forming BICMOS structures |
| US5889315A (en) * | 1994-08-18 | 1999-03-30 | National Semiconductor Corporation | Semiconductor structure having two levels of buried regions |
| JP3547811B2 (ja) * | 1994-10-13 | 2004-07-28 | 株式会社ルネサステクノロジ | バイポーラトランジスタを有する半導体装置およびその製造方法 |
| EP0746033A3 (en) * | 1995-06-02 | 1999-06-02 | Texas Instruments Incorporated | Improvements in or relating to semiconductor processing |
| FR2736208B1 (fr) * | 1995-06-30 | 1997-09-19 | Motorola Semiconducteurs | Procede de fabrication de circuits integres |
| US6057184A (en) * | 1997-03-21 | 2000-05-02 | International Business Machines Corporation | Semiconductor device fabrication method using connecting implants |
| US5911104A (en) * | 1998-02-20 | 1999-06-08 | Texas Instruments Incorporated | Integrated circuit combining high frequency bipolar and high power CMOS transistors |
| US6162695A (en) * | 1999-08-18 | 2000-12-19 | Taiwan Semiconductor Manufacturing Company | Field ring to improve the breakdown voltage for a high voltage bipolar device |
| US6404038B1 (en) * | 2000-03-02 | 2002-06-11 | The United States Of America As Represented By The Secretary Of The Navy | Complementary vertical bipolar junction transistors fabricated of silicon-on-sapphire utilizing wide base PNP transistors |
| US6794730B2 (en) * | 2000-12-31 | 2004-09-21 | Texas Instruments Incorporated | High performance PNP bipolar device fully compatible with CMOS process |
| US6768183B2 (en) * | 2001-04-20 | 2004-07-27 | Denso Corporation | Semiconductor device having bipolar transistors |
| US6809024B1 (en) | 2003-05-09 | 2004-10-26 | International Business Machines Corporation | Method to fabricate high-performance NPN transistors in a BiCMOS process |
| US6972466B1 (en) * | 2004-02-23 | 2005-12-06 | Altera Corporation | Bipolar transistors with low base resistance for CMOS integrated circuits |
| US20110198689A1 (en) * | 2010-02-17 | 2011-08-18 | Suku Kim | Semiconductor devices containing trench mosfets with superjunctions |
| CN104681621B (zh) * | 2015-02-15 | 2017-10-24 | 上海华虹宏力半导体制造有限公司 | 一种源极抬高电压使用的高压ldmos及其制造方法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4637125A (en) * | 1983-09-22 | 1987-01-20 | Kabushiki Kaisha Toshiba | Method for making a semiconductor integrated device including bipolar transistor and CMOS transistor |
| JPS6080267A (ja) * | 1983-10-07 | 1985-05-08 | Toshiba Corp | 半導体集積回路装置の製造方法 |
| DE3618166A1 (de) * | 1986-05-30 | 1987-12-03 | Telefunken Electronic Gmbh | Lateraltransistor |
| JPH0671978B2 (ja) * | 1987-08-07 | 1994-09-14 | キヤノン株式会社 | シ−ト材出力装置 |
| JPS6450349A (en) * | 1987-08-21 | 1989-02-27 | Hitachi Ltd | Superconductive lens for charged particle beam |
| JPH0237765A (ja) * | 1988-07-27 | 1990-02-07 | Nec Corp | 集積回路の製造方法 |
-
1990
- 1990-04-27 JP JP2110314A patent/JP2950577B2/ja not_active Expired - Fee Related
-
1991
- 1991-04-17 US US07/686,429 patent/US5179036A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0410562A (ja) | 1992-01-14 |
| US5179036A (en) | 1993-01-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2950577B2 (ja) | ＢｉＣＭＯＳ半導体集積回路の製造方法 | |
| US4484388A (en) | Method for manufacturing semiconductor Bi-CMOS device | |
| US4066473A (en) | Method of fabricating high-gain transistors | |
| JPH05347383A (ja) | 集積回路の製法 | |
| US5047357A (en) | Method for forming emitters in a BiCMOS process | |
| US5162252A (en) | Method of fabricating iil and vertical complementary bipolar transistors | |
| JP3097092B2 (ja) | Ｂｉ―ＣＭＯＳ集積回路およびその製造方法 | |
| US5837590A (en) | Isolated vertical PNP transistor without required buried layer | |
| US4669179A (en) | Integrated circuit fabrication process for forming a bipolar transistor having extrinsic base regions | |
| EP0342695B1 (en) | Semiconductor device | |
| US5096843A (en) | Method of manufacturing a bipolar CMOS device | |
| EP0067661A1 (en) | Semiconductor device and method for manufacturing the same | |
| JPH07142419A (ja) | 半導体装置の製造方法 | |
| JP2890509B2 (ja) | 半導体装置の製造方法 | |
| JPH09232457A (ja) | 半導体装置の製造方法 | |
| JPH10256407A (ja) | 半導体装置及びその製造方法 | |
| JPH0575032A (ja) | 半導体集積回路装置 | |
| JP3077168B2 (ja) | Ｂｉ―ＭＯＳ半導体装置およびその製造方法 | |
| JP2506129B2 (ja) | 半導体装置の製造方法 | |
| JPS60105265A (ja) | 相補型半導体装置の製造方法 | |
| JP2697631B2 (ja) | 半導体装置の製造方法 | |
| JP2616809B2 (ja) | 半導体装置 | |
| KR100264210B1 (ko) | 반도체장치의 활성영역 분리방법 | |
| JP2537886B2 (ja) | 半導体装置 | |
| JP2820284B2 (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080709 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |