JPS63132470A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS63132470A JPS63132470A JP61279088A JP27908886A JPS63132470A JP S63132470 A JPS63132470 A JP S63132470A JP 61279088 A JP61279088 A JP 61279088A JP 27908886 A JP27908886 A JP 27908886A JP S63132470 A JPS63132470 A JP S63132470A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
ｃ 、＋ｉ業上の利用分野〕
本発明は半導体集積回路装置、特’／ＣＢニーＣＭＯ８
巣偵回路装ｆ？ｆｔに関するものである。
巣偵回路装ｆ？ｆｔに関するものである。
第２．３．４図に従来のＢニーＣＭＯ８集積回路装置の
製造方法を示す。
製造方法を示す。
まず第２図に示すように、ＰＪ杉シリコン基板Ｉｌｌ上
にｎ杉高不純物理め込み１曽（２１、Ｐ形楯不棟物理め
込み層１４１ （ｆ−形成したのち、ｎ裟低不棟物儂度
のエピタキシャルｊ帝を成長させる。上記のエピタキシ
ャル層にＰ；し不純物拡散を行ってＭＯＳ）ランジスタ
形成部のＰ形つェル層［５］ヲ形成する。さらにｎ杉不
純物拡散を行ってＭＯＳトランジスタ形成部のｎウェル
層（８ａｌ；及びバイポーラ素子層（３１ヲ形成する。
にｎ杉高不純物理め込み１曽（２１、Ｐ形楯不棟物理め
込み層１４１ （ｆ−形成したのち、ｎ裟低不棟物儂度
のエピタキシャルｊ帝を成長させる。上記のエピタキシ
ャル層にＰ；し不純物拡散を行ってＭＯＳ）ランジスタ
形成部のＰ形つェル層［５］ヲ形成する。さらにｎ杉不
純物拡散を行ってＭＯＳトランジスタ形成部のｎウェル
層（８ａｌ；及びバイポーラ素子層（３１ヲ形成する。
ここではバイポーラ素子層１３１をｎ形不純物拡散でも
って形成し次が、上記のｎ形低不純物ω度のエビタキシ
ャル層の１″！でも差しつかえない０ ついで＠酸化性幌（図示せず）をマスクとして選択ヤ化
を行ない、エピタキシャル層における素子形成部間を電
気的に分離するための深いＰ中米子分４ｆ層（６）を形
成する。筐た抵抗低減のだめのＰ形高不純物濃度の注入
、ドライブを行ってコレクタウオール（７１を杉！する
。
って形成し次が、上記のｎ形低不純物ω度のエビタキシ
ャル層の１″！でも差しつかえない０ ついで＠酸化性幌（図示せず）をマスクとして選択ヤ化
を行ない、エピタキシャル層における素子形成部間を電
気的に分離するための深いＰ中米子分４ｆ層（６）を形
成する。筐た抵抗低減のだめのＰ形高不純物濃度の注入
、ドライブを行ってコレクタウオール（７１を杉！する
。
ついでｎチャンネルＭＯＩ９フィード邪の反転防止のた
め、フィールドパターン上のレジスト（１１０１）を決
しｆｃ′１″ＩＰ＋アイソレーションパターンｒｇｏ２
） ’ｊｒ、転写し、チャネルストップ用のＰ形高不純
物濃の注入を行う。
め、フィールドパターン上のレジスト（１１０１）を決
しｆｃ′１″ＩＰ＋アイソレーションパターンｒｇｏ２
） ’ｊｒ、転写し、チャネルストップ用のＰ形高不純
物濃の注入を行う。
ついで第３図に示すように、レジス）（３０１）。
ｒ１１Ｑ２１を除去し、窒化膜（１０１）ｉマスクにフ
ィールド酸化を行ない、窒化膜を除去し、ｎチャンネル
ＭＯＳフィールド部に７アイソレーシヨン（８）が形成
される。
ィールド酸化を行ない、窒化膜を除去し、ｎチャンネル
ＭＯＳフィールド部に７アイソレーシヨン（８）が形成
される。
ついで第４図に示すようにゲート酸化膜（１０２）？膜
長じた後、多結晶シリコン膜（２０１）をゲート電極と
して形成する。またゲート電極（２０１）をマスクとし
てｎ杉高不純物濃度の注入を行って、ｎチャンネルＭＯ
ＥＩのソース層１９）、ドレイン（１０）全形成する。
長じた後、多結晶シリコン膜（２０１）をゲート電極と
して形成する。またゲート電極（２０１）をマスクとし
てｎ杉高不純物濃度の注入を行って、ｎチャンネルＭＯ
ＥＩのソース層１９）、ドレイン（１０）全形成する。
ついでレジスト膜（図示せず）全マスクとしてＰ形高不
純物濃度の注入、シライブを行ってベース層１１１１（
！−影形成る。さらに酸化膜（１０３） ’ｉデポジシ
ョンした後、ｎチャン乙ルＭＯＥ素子のソース、ドレイ
ン電極取り出しのだめの窓開けのみならず、少なくとも
エミツタ層形成のための窓聞けと行って多結晶シリコン
嘆（２０２）、（２０３）（２＋ｉ＋）２デポジシヨン
し、ｎ形高不純物濃度の圧入全行ない、この多結晶シリ
コン膜を不純物拡散源としてエミッタ＃；１２１、ソー
ス電極取り出し層（＋３１、ドレイン′市惟取出しｉ會
Ｇ４１を形成する。
純物濃度の注入、シライブを行ってベース層１１１１（
！−影形成る。さらに酸化膜（１０３） ’ｉデポジシ
ョンした後、ｎチャン乙ルＭＯＥ素子のソース、ドレイ
ン電極取り出しのだめの窓開けのみならず、少なくとも
エミツタ層形成のための窓聞けと行って多結晶シリコン
嘆（２０２）、（２０３）（２＋ｉ＋）２デポジシヨン
し、ｎ形高不純物濃度の圧入全行ない、この多結晶シリ
コン膜を不純物拡散源としてエミッタ＃；１２１、ソー
ス電極取り出し層（＋３１、ドレイン′市惟取出しｉ會
Ｇ４１を形成する。
つ−でレジスト膜（図示せず）とＮウェル上のゲート電
極をマスクとしてＰ杉不捕物をイオン斥入し、ベースＷ
Ｘａ取出し層＋１５ｉ ＰチャンネルＭＯ８素子のソー
スＩｆｆ、 ドレイン１１ηを形成する。
極をマスクとしてＰ杉不捕物をイオン斥入し、ベースＷ
Ｘａ取出し層＋１５ｉ ＰチャンネルＭＯ８素子のソー
スＩｆｆ、 ドレイン１１ηを形成する。
さらに酸化膜（図示せず）をパッシベーション模として
デポジションし、久に外部べ−７，ｒ＠ ｉ３）及びＰ
チャンネルＭＯ８素子のソース層・１ａ％ ドレインｖ
ｔａ７１、さらｖｃ扛第２の多結晶シリコンコンＩｄ
（エミッタ電極（２０２）と、ｎチャンネルＭ、アルミ
ニウム電極（４０）、（４０２）、（４０３）、（＋０
４）。
デポジションし、久に外部べ−７，ｒ＠ ｉ３）及びＰ
チャンネルＭＯ８素子のソース層・１ａ％ ドレインｖ
ｔａ７１、さらｖｃ扛第２の多結晶シリコンコンＩｄ
（エミッタ電極（２０２）と、ｎチャンネルＭ、アルミ
ニウム電極（４０）、（４０２）、（４０３）、（＋０
４）。
（４０５）、（４０８）、（４０７）および配線（図示
せず）を爾す。
せず）を爾す。
〔２発明が解決しようとする問題点〕
このように半導体集積回路装置を製造するにあたって汀
、バイポーラトランジスタとＣＭＯＳトランジスタとを
同一チップ上に形成するということで、工程数が非常に
多くなり、数多くのマスクを必要とする。
、バイポーラトランジスタとＣＭＯＳトランジスタとを
同一チップ上に形成するということで、工程数が非常に
多くなり、数多くのマスクを必要とする。
本望明は上記のような問題点を解消するためになされた
もので、プロセスｆＣおけるマスクラ眠らすことができ
製造工程が簡単でしかも製造コストが安価な半導体集積
回路装置？得ること金目的とする。
もので、プロセスｆＣおけるマスクラ眠らすことができ
製造工程が簡単でしかも製造コストが安価な半導体集積
回路装置？得ること金目的とする。
本発明に係る半導体条種回路装置１は、ｎチャンネルＶ
ｈＯＳフィールド都の反転防止のためのＰ形不純物のイ
オン圧入２行うことで、針アイソレーションとバイポー
ラトランジスタの某子０離全同時に形成するようにした
ものである。
ｈＯＳフィールド都の反転防止のためのＰ形不純物のイ
オン圧入２行うことで、針アイソレーションとバイポー
ラトランジスタの某子０離全同時に形成するようにした
ものである。
この１龜明Ｖこおいては、Ｐ＋アイソレーションと孝子
分離と同時に形成したから、工程の短編化につながる。
分離と同時に形成したから、工程の短編化につながる。
以下、この発明の一実施−ｊｔ図Ｖこ従って説明する。
第１図は、この発明の一実廉列ンこよる半導体集積回路
装置の断面嘴偵イ示し、第５．６図にその製造フローに
従った断面イ４造の変化を示す。
装置の断面嘴偵イ示し、第５．６図にその製造フローに
従った断面イ４造の変化を示す。
第２図を用いて説明した促米の方法のうちでｎ杉不純物
拡散を何ってＭＯＳ ｈランジスタ形成部のｎフェルＪ
−（８ａ）、バイポーラ素子（３）と形成した後、１＠
酸化性模（図示せず）全マスクとしてべ択Ｉフ化金行な
い、素子間分離の写真製版後、深いＰ＋−素子分離層（
６）を形成するわけだが、この選択酸化と分離のための
写真製版を省く。
拡散を何ってＭＯＳ ｈランジスタ形成部のｎフェルＪ
−（８ａ）、バイポーラ素子（３）と形成した後、１＠
酸化性模（図示せず）全マスクとしてべ択Ｉフ化金行な
い、素子間分離の写真製版後、深いＰ＋−素子分離層（
６）を形成するわけだが、この選択酸化と分離のための
写真製版を省く。
即ち第５図においては深いＰ中米子分離層（６）を形成
しない。またコレクタウオール（７）はバイポーラ素子
１３）ｒ形成した後、レジスト（図示せず）全マスクと
して形成する。
しない。またコレクタウオール（７）はバイポーラ素子
１３）ｒ形成した後、レジスト（図示せず）全マスクと
して形成する。
ついでｎチャンネルＭＯＳフィールド部の反転防止のた
め、フィールドバター／上のレジスト（３０１） ’に
残したままｔアイソレーションパターン？転写し、チャ
ンネルストップ用のＰ形不純物のイオン注入を行う。つ
いでレジスト（３０１）（３０２） ｋ除去し、窒化膜
（１０１）をマスクにフィールド酸化を行ない、屋化侠
を除去し、第６図のようｌＰ＋アイソレーション（８）
が形成される。
め、フィールドバター／上のレジスト（３０１） ’に
残したままｔアイソレーションパターン？転写し、チャ
ンネルストップ用のＰ形不純物のイオン注入を行う。つ
いでレジスト（３０１）（３０２） ｋ除去し、窒化膜
（１０１）をマスクにフィールド酸化を行ない、屋化侠
を除去し、第６図のようｌＰ＋アイソレーション（８）
が形成される。
正妃のＰ＋アイソレーション（８）は反転防止次けでに
なく、低濃度Ｐ杉不純物拡散層であるＰウェル層（６）
と、Ｐ形高不純物Ｖ＃度の注入によるＰ＋アイソレーシ
ョン（８ａ）の両刃でもってバイポーラトランジスタの
素子分離作用も受は持つ。
なく、低濃度Ｐ杉不純物拡散層であるＰウェル層（６）
と、Ｐ形高不純物Ｖ＃度の注入によるＰ＋アイソレーシ
ョン（８ａ）の両刃でもってバイポーラトランジスタの
素子分離作用も受は持つ。
ついで以後の製造方法については第４図で説明した従来
方法とヱく１ｍ様の方法により、第１図のように形成さ
れる。
方法とヱく１ｍ様の方法により、第１図のように形成さ
れる。
以上のように、この発明によれば、ｎチャンネルＭＯＳ
フィールド部のＰ＋アイソレーション誤バイポーラトラ
ンジスタの泰子間分聯を同時に形成したので、性Ｅｋ低
下させず、かつ製造工程が簡単な半導体集積回路装置！
を得る効果がある。
フィールド部のＰ＋アイソレーション誤バイポーラトラ
ンジスタの泰子間分聯を同時に形成したので、性Ｅｋ低
下させず、かつ製造工程が簡単な半導体集積回路装置！
を得る効果がある。
第１．５．６図は本発明の一犬施列による半導体集積回
路装置の製造工程の王たる工程での試料の断面と示す図
、第２．３．４図は従来のＢニーＣＭＯ８集漬回路装置
の製造工程での断面図である。 １１１にＰ形シリコン橘板、＋２１（２ａ）はｎ形高不
純物儂度の叩め込みＩＷＩ、＋３１にバイポーラ素子、
（３ａ）はｎ杉つェル層、（４）はＰ形部不純物の埋め
込みＪｆｉ ５．５１はｐ７杉ウェル層、；７）はコレ
クタウオール、ｉ８） 、 （８ａ）ｑ Ｐ＋アイソレ
ーション、１９Ｈ７ＪｎチャンネルＭＯ８のソース層、
（ｉｏ＋ｈｎチャンネルＭＯ８のドレイン層、ｔｉｌｌ
はベース層、＋ｊ２１はエミッタ層、 １１３１はｎチ
ャンネルＭＯ８のソース電極収り出し層、・」４Ｉはｎ
チャンネルＭＯ６のドレイン准極取り出し層、０１ｉｌ
は外部ベース層、α６）ＨＰチャンネルＭＯ６のソース
層、ＩＩηＶｉＰチャンネルＭＯ８のドレイン層、（１
００）、（１０３） ｉｉ酸化膜、（１０１）ｌ−ｊ窒
化１漢、（１０２）はゲート酸化膜、（２ｏｘ）はグー
、ト電極、（２０２）、（２０３）、（２０４）はシリ
コン膜、 （４０１）〜（４０？ ）はアルミ電極で
ある。 なお図中、同一符号は同−又は相当部分全示す。
路装置の製造工程の王たる工程での試料の断面と示す図
、第２．３．４図は従来のＢニーＣＭＯ８集漬回路装置
の製造工程での断面図である。 １１１にＰ形シリコン橘板、＋２１（２ａ）はｎ形高不
純物儂度の叩め込みＩＷＩ、＋３１にバイポーラ素子、
（３ａ）はｎ杉つェル層、（４）はＰ形部不純物の埋め
込みＪｆｉ ５．５１はｐ７杉ウェル層、；７）はコレ
クタウオール、ｉ８） 、 （８ａ）ｑ Ｐ＋アイソレ
ーション、１９Ｈ７ＪｎチャンネルＭＯ８のソース層、
（ｉｏ＋ｈｎチャンネルＭＯ８のドレイン層、ｔｉｌｌ
はベース層、＋ｊ２１はエミッタ層、 １１３１はｎチ
ャンネルＭＯ８のソース電極収り出し層、・」４Ｉはｎ
チャンネルＭＯ６のドレイン准極取り出し層、０１ｉｌ
は外部ベース層、α６）ＨＰチャンネルＭＯ６のソース
層、ＩＩηＶｉＰチャンネルＭＯ８のドレイン層、（１
００）、（１０３） ｉｉ酸化膜、（１０１）ｌ−ｊ窒
化１漢、（１０２）はゲート酸化膜、（２ｏｘ）はグー
、ト電極、（２０２）、（２０３）、（２０４）はシリ
コン膜、 （４０１）〜（４０？ ）はアルミ電極で
ある。 なお図中、同一符号は同−又は相当部分全示す。
Claims (1)
- （１）第１の導電形の基板上に設けられ、バイポーラト
ランジスタのベース、エミッタがその上面の周辺部より
離れた部分にのみ露出するように内部に設けられ、残部
を第２の導電形の前記トランジスタのコレクタとする第
１の領域と 前記第１の領域をとり囲み、かつ、互に側面で接するよ
うに前記基板上に設けられ、その上面において、前記第
１の領域を距離をおいてとり囲む幅を持つた環状部分に
のみ、前記第１の導電形のチャンネルカット領域がさら
にこの領域の内側の部分にのみ前記第２の導電形の絶縁
ゲート電界効果トランジスタのソース、ドレインがいず
れも露出するように内部に設けられ、残部が、前記チャ
ンネルカット領域よりも低不純物濃度である第２の領域
とを 備えた半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61279088A JPS63132470A (ja) | 1986-11-21 | 1986-11-21 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61279088A JPS63132470A (ja) | 1986-11-21 | 1986-11-21 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63132470A true JPS63132470A (ja) | 1988-06-04 |
Family
ID=17606251
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61279088A Pending JPS63132470A (ja) | 1986-11-21 | 1986-11-21 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63132470A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58225663A (ja) * | 1982-06-23 | 1983-12-27 | Toshiba Corp | 半導体装置の製造方法 |
| JPS6080267A (ja) * | 1983-10-07 | 1985-05-08 | Toshiba Corp | 半導体集積回路装置の製造方法 |
| JPS61206250A (ja) * | 1985-03-08 | 1986-09-12 | Toshiba Corp | 半導体集積回路装置及びその製造方法 |
-
1986
- 1986-11-21 JP JP61279088A patent/JPS63132470A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58225663A (ja) * | 1982-06-23 | 1983-12-27 | Toshiba Corp | 半導体装置の製造方法 |
| JPS6080267A (ja) * | 1983-10-07 | 1985-05-08 | Toshiba Corp | 半導体集積回路装置の製造方法 |
| JPS61206250A (ja) * | 1985-03-08 | 1986-09-12 | Toshiba Corp | 半導体集積回路装置及びその製造方法 |
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