JPS5897855A - モノリシツク集積回路の製造方法 - Google Patents
モノリシツク集積回路の製造方法Info
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- JPS5897855A JPS5897855A JP57205593A JP20559382A JPS5897855A JP S5897855 A JPS5897855 A JP S5897855A JP 57205593 A JP57205593 A JP 57205593A JP 20559382 A JP20559382 A JP 20559382A JP S5897855 A JPS5897855 A JP S5897855A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors
-
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- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8248—Combination of bipolar and field-effect technology
- H01L21/8249—Bipolar and MOS technology
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術的背景〕
本発明は、少なくとも1対の相補型電界効果トランジス
タと少なくとも1個のベイI−ラトランジスタとを具備
しているモノリシック集積回路に関する。
タと少なくとも1個のベイI−ラトランジスタとを具備
しているモノリシック集積回路に関する。
少なくとも1対の相補型81r−)電界効果トランジス
タと少なくとも1個のNPNPN型ブレーナイ−−ラト
ラ、ン2スタとを具備しているモノリシック集積回路の
製造方法はB、Ho@ffingarおよびG、 Zi
lll1m@r 両氏の「新しい0MO8技術」(J、
X、 Carroll @ 8o11d Sta、t
e獅vlcss、、 pi114頁乃至$117jj、
1980年発行)に記載されている。この方法において
、はNPNパイ4−ラトランノス、り用、の領域とPチ
ャンネル電界効果トランジスタ用の領域が基体、として
使用されたPWiウェハの一方の表面に形成され、これ
ら2個の領域、のそれぞれはPN接合によって基体から
直流的に絶縁されている。これら2つの領域の形成に続
いて基体は開口を有する厚い酸化層を設けられ、その開
口を通ってイオンがトランジスタのしきい値電圧および
トランジスタ間の電界しきい値電圧を調整するためにマ
スクを使用して局部的に注入される0通常の5ir−)
0MO8技術で使用される!ロセスステ。
タと少なくとも1個のNPNPN型ブレーナイ−−ラト
ラ、ン2スタとを具備しているモノリシック集積回路の
製造方法はB、Ho@ffingarおよびG、 Zi
lll1m@r 両氏の「新しい0MO8技術」(J、
X、 Carroll @ 8o11d Sta、t
e獅vlcss、、 pi114頁乃至$117jj、
1980年発行)に記載されている。この方法において
、はNPNパイ4−ラトランノス、り用、の領域とPチ
ャンネル電界効果トランジスタ用の領域が基体、として
使用されたPWiウェハの一方の表面に形成され、これ
ら2個の領域、のそれぞれはPN接合によって基体から
直流的に絶縁されている。これら2つの領域の形成に続
いて基体は開口を有する厚い酸化層を設けられ、その開
口を通ってイオンがトランジスタのしきい値電圧および
トランジスタ間の電界しきい値電圧を調整するためにマ
スクを使用して局部的に注入される0通常の5ir−)
0MO8技術で使用される!ロセスステ。
fJlc加えて、さらにパイI−ラトランジスタのペー
ス領域の不純物を注入するためのマスキングおよびイオ
ン注入ステツブが行なわれる。このイオン注入は電界効
果トランジスタの区域の薄い酸化層と同時に形成される
薄い酸化層を通して行なわれる。2つのマスクしたイオ
ン注入ステ、fによって一方のステップでNチャンネル
電界効果トランジスタの領域の不純物が、他方のステツ
ノでPチャンネルトランジスタの領域の不純物が通常の
81 r−トCMO8技術の場合のように半導体中に導
入され、N型電極材料層の不所望の部分を工、チングし
て除去することによって形成されたf−)電極がマスク
とじて使用されるor−)電極の形成と同時にパイダー
ツトランジスタのエンツタ電極がベース領域の露出表面
に形成される。この二ば、夕電極からエン、夕領域がそ
れに続く高温処理においてペース領域に拡散される。
ス領域の不純物を注入するためのマスキングおよびイオ
ン注入ステツブが行なわれる。このイオン注入は電界効
果トランジスタの区域の薄い酸化層と同時に形成される
薄い酸化層を通して行なわれる。2つのマスクしたイオ
ン注入ステ、fによって一方のステップでNチャンネル
電界効果トランジスタの領域の不純物が、他方のステツ
ノでPチャンネルトランジスタの領域の不純物が通常の
81 r−トCMO8技術の場合のように半導体中に導
入され、N型電極材料層の不所望の部分を工、チングし
て除去することによって形成されたf−)電極がマスク
とじて使用されるor−)電極の形成と同時にパイダー
ツトランジスタのエンツタ電極がベース領域の露出表面
に形成される。この二ば、夕電極からエン、夕領域がそ
れに続く高温処理においてペース領域に拡散される。
ノぐイ4−ラトランジスタに関して、この従来の方法は
補償され九エミ、りに基づに欠点を有している。すなわ
ちエン、夕はペース領域の不純物を可成の量含んでいる
。高い動作速度を達成する九めに必要である低いベース
抵抗と浅い注入層に対する相反する要求は従来の方法で
満足させる仁とはできない。
補償され九エミ、りに基づに欠点を有している。すなわ
ちエン、夕はペース領域の不純物を可成の量含んでいる
。高い動作速度を達成する九めに必要である低いベース
抵抗と浅い注入層に対する相反する要求は従来の方法で
満足させる仁とはできない。
しかしながら従来の方法の本質的な欠点は、・童イI−
ラトランジスタは電界効果トランジスタよシ著しく余計
にスペースを必要とすることである。基体に対して必要
なス(−スは計算外°に−置くこととして、パイ/−2
トランジスタは電界効果トランジスタの2倍以上の面積
を占める。それは主として必要な調整の許容誤差による
ものである。コレクタ一点に関するペース領域の調整お
よびペース領域に関するエンツタ領域の調整は共に臨界
的である。
ラトランジスタは電界効果トランジスタよシ著しく余計
にスペースを必要とすることである。基体に対して必要
なス(−スは計算外°に−置くこととして、パイ/−2
トランジスタは電界効果トランジスタの2倍以上の面積
を占める。それは主として必要な調整の許容誤差による
ものである。コレクタ一点に関するペース領域の調整お
よびペース領域に関するエンツタ領域の調整は共に臨界
的である。
したがって、本発明の目的は、通常の0MO8技術から
変形した、可能な限シ自己調整および/lたは臨界的で
ないプロセスを使用してバイポーラ集積トランジスタの
製造を可能にしてそれKよりパイI−ラトランジスタに
必要なスペースが著しく節減できるような方法を提供す
ることである。
変形した、可能な限シ自己調整および/lたは臨界的で
ないプロセスを使用してバイポーラ集積トランジスタの
製造を可能にしてそれKよりパイI−ラトランジスタに
必要なスペースが著しく節減できるような方法を提供す
ることである。
したがって、本発明は特許請求の範囲の前提要件に記載
した製造方法に関するものであり、それはN型珪化物の
ような電極材料の使用を含むものである。
した製造方法に関するものであり、それはN型珪化物の
ような電極材料の使用を含むものである。
したがって、本発明によシ上記目的は特許請求の範囲に
記載した方法によp達成される。
記載した方法によp達成される。
本発明による方法は、パイI−ラトランジスタを製造す
る特別の方法によって従来のプロセスを使用して従来の
方法を簡単化する効果を奏する。電界効果トランジスタ
の製造のためのプロセスは変らないから、これらのトラ
ンジスタの電気的特性における変化は考えられない。
る特別の方法によって従来のプロセスを使用して従来の
方法を簡単化する効果を奏する。電界効果トランジスタ
の製造のためのプロセスは変らないから、これらのトラ
ンジスタの電気的特性における変化は考えられない。
もしもパイI−ラトランジスタの開口が条帯状の薄い酸
化層によって分割されている構造にするならば、最大の
ス(−スの節減が得られる。
化層によって分割されている構造にするならば、最大の
ス(−スの節減が得られる。
一方酸化層条帯側から見て半導体表面の露出し九部分社
厚い酸化層中の開口の縁部まで条帯の一方の側の工はツ
タ領域の区域および他方の側のコレクタ接点の区域によ
って占められる。
厚い酸化層中の開口の縁部まで条帯の一方の側の工はツ
タ領域の区域および他方の側のコレクタ接点の区域によ
って占められる。
臨界的でないマス中ングステ、グにおいて、イオンは薄
い酸化層9を透過するような加速エネルギで露出された
(薄い酸化層のない)エン、り区域に注入され、形成さ
れるべきエミッタ領域の下方に形成されるべきペース領
域の不純物のドーグ領域・を形成する。それに続く高温
処理において、このドーグされた領域は半導体表面にお
ける横7方向のペース領域と結合したペース領域に変化
する0、運込酸化層中の全ての開口は方形であることが
好ましい。
い酸化層9を透過するような加速エネルギで露出された
(薄い酸化層のない)エン、り区域に注入され、形成さ
れるべきエミッタ領域の下方に形成されるべきペース領
域の不純物のドーグ領域・を形成する。それに続く高温
処理において、このドーグされた領域は半導体表面にお
ける横7方向のペース領域と結合したペース領域に変化
する0、運込酸化層中の全ての開口は方形であることが
好ましい。
本発明の方法の別の特徴は、電界効果トランジスタのf
f−)電極とパイI−ラトランジスタの工2.夕および
コレクタ電極の両者をN型電極材料層を使用してエツチ
ングして形成することであシ、後の2つのパイ?−ラト
ランジスタの電極は拡散源として使用される。
f−)電極とパイI−ラトランジスタの工2.夕および
コレクタ電極の両者をN型電極材料層を使用してエツチ
ングして形成することであシ、後の2つのパイ?−ラト
ランジスタの電極は拡散源として使用される。
添附図面を参照に本発明方法を実施例によシ詳細に説明
する。
する。
本発明方法におiて使用される基体FiP型シリコンウ
ェハ1であ夛、その一方の表面に第1の領域2と第2の
領・域3がそれぞれNPN /4イl−ラトランジスタ
用およびPチャンネル電界効果トランジスタ用として周
知の方法により形成される。半導体表面にドーグ不純物
を導入するためにマスクイオン注入処理を使用すること
が好ましい。
ェハ1であ夛、その一方の表面に第1の領域2と第2の
領・域3がそれぞれNPN /4イl−ラトランジスタ
用およびPチャンネル電界効果トランジスタ用として周
知の方法により形成される。半導体表面にドーグ不純物
を導入するためにマスクイオン注入処理を使用すること
が好ましい。
仁の目的に必要であったマスク層の除去に続いて、厚い
酸化層15が熱酸化によりて半導体表面に生成される。
酸化層15が熱酸化によりて半導体表面に生成される。
それは、基体領域2シよび10区域とNチャンネル電界
効果トランジスタの区域が例えば窒化シリコンの酸化防
止マスク層によって半導体材料の酸化に対してマスクさ
れるか、或はマスクなしに熱酸化によシ一様な厚さの厚
い酸化層15が形成されるかの何れかによって行なわれ
る。説明を簡単にするために第1図は後者の場合に関す
るものとして説明する。第1の場合にはトランジスタの
間の牛導体部分を埋設するように厚い酸化層部分が得ら
れる。前述の文献に記載された方法ではff−)酸化処
理が行なわれ、その処理において開口を閉塞する薄い酸
化層r、s、ttが開口4.5.6内に生成される。基
体領域2および3は第1図に示すようにドーグ不純物の
活性化と拡散によって形成される。
効果トランジスタの区域が例えば窒化シリコンの酸化防
止マスク層によって半導体材料の酸化に対してマスクさ
れるか、或はマスクなしに熱酸化によシ一様な厚さの厚
い酸化層15が形成されるかの何れかによって行なわれ
る。説明を簡単にするために第1図は後者の場合に関す
るものとして説明する。第1の場合にはトランジスタの
間の牛導体部分を埋設するように厚い酸化層部分が得ら
れる。前述の文献に記載された方法ではff−)酸化処
理が行なわれ、その処理において開口を閉塞する薄い酸
化層r、s、ttが開口4.5.6内に生成される。基
体領域2および3は第1図に示すようにドーグ不純物の
活性化と拡散によって形成される。
本発明方法においては半導体表面はパイ/ −ラトラン
ジスタのエミッタ区域10およびプレフタ接点区域11
がフォトリソグラフエツチング処理を使用して露出され
る。それから、第2図に示すようにパイトラトランジス
タのエミッタ区域10およびそれにII!Iする薄い酸
化層9の下の部分を覆わないで残すようにイオンマスク
層14が付着される0次にパイトラトランジスタのペー
ス領域の導電型の不純物のイオン注入が行なわれ、その
加速電圧は薄い酸化層9を透過したイオンが酸化層9の
露出部分の下で紘半導体表面ですでに速度が低下される
ような電圧である。
ジスタのエミッタ区域10およびプレフタ接点区域11
がフォトリソグラフエツチング処理を使用して露出され
る。それから、第2図に示すようにパイトラトランジス
タのエミッタ区域10およびそれにII!Iする薄い酸
化層9の下の部分を覆わないで残すようにイオンマスク
層14が付着される0次にパイトラトランジスタのペー
ス領域の導電型の不純物のイオン注入が行なわれ、その
加速電圧は薄い酸化層9を透過したイオンが酸化層9の
露出部分の下で紘半導体表面ですでに速度が低下される
ような電圧である。
第3図はノ4イ/−2トランジスタの部分を拡大して示
す、この第3図における線B−Bに沿った薄い酸化層9
の露出している部分の下にあるペース領域の部分で半導
体表面に垂直な断面と、線A−AK沿りたエミ、り領域
の下になる。
す、この第3図における線B−Bに沿った薄い酸化層9
の露出している部分の下にあるペース領域の部分で半導
体表面に垂直な断面と、線A−AK沿りたエミ、り領域
の下になる。
ペース領域の部分の断面について検討する。
第4図は、これら2つの線に沿った深さXの関数として
不純物密度Naを概略的に示している。エミ、り領域の
下になる不純物濃度の高いペース部分は半導体表面の下
方の比較的深い位置にあることが認められ、それ故それ
は「埋設された」ペース領域と呼ぶことができる。これ
は不純物員度の補償をしない工i、夕が得られる効果が
ある。すなわち、エミッタ領域となる上記埋設されたペ
ース領域の上方の位置する部分のペース領域不純物の濃
度は極めて少量に過ぎないからペース領域の不純物を補
償する必要紘殆どない。ペース領域の注入不純物の量は
所望の電流利得に直接対応する。
不純物密度Naを概略的に示している。エミ、り領域の
下になる不純物濃度の高いペース部分は半導体表面の下
方の比較的深い位置にあることが認められ、それ故それ
は「埋設された」ペース領域と呼ぶことができる。これ
は不純物員度の補償をしない工i、夕が得られる効果が
ある。すなわち、エミッタ領域となる上記埋設されたペ
ース領域の上方の位置する部分のペース領域不純物の濃
度は極めて少量に過ぎないからペース領域の不純物を補
償する必要紘殆どない。ペース領域の注入不純物の量は
所望の電流利得に直接対応する。
本発明の方法の実施例において厚い酸化層15中の開口
6は方形であシ、条帯状の薄い酸化層りによって2つに
分けられ、条帯状の薄い酸化層9とエミッタ領域の区域
1oとおよびコレクタ接点領域の区域11とで開口の全
面積を占めるように構成される。これは薄い酸化層9の
長手方向における調整を臨界的でなくすることのできる
利点がある。
6は方形であシ、条帯状の薄い酸化層りによって2つに
分けられ、条帯状の薄い酸化層9とエミッタ領域の区域
1oとおよびコレクタ接点領域の区域11とで開口の全
面積を占めるように構成される。これは薄い酸化層9の
長手方向における調整を臨界的でなくすることのできる
利点がある。
ペース領域20(1)不純物のイオン注入に続いて、マ
スク層14が除去され、N型電極材料層が、部分的に厚
い酸化層15で、部分的に薄い酸化層7− Jt m
!Jで覆われている基体lの前述の表面に付着される。
スク層14が除去され、N型電極材料層が、部分的に厚
い酸化層15で、部分的に薄い酸化層7− Jt m
!Jで覆われている基体lの前述の表面に付着される。
N型電極材料層はフォトリングラフ技術を使用して電界
効果トランジスタのf−)電極16および11、/譬イ
I−2トツンジスタのエミッタ電極1#およびコレクタ
電極18を画定するようにエツチングされる。
効果トランジスタのf−)電極16および11、/譬イ
I−2トツンジスタのエミッタ電極1#およびコレクタ
電極18を画定するようにエツチングされる。
このN型電極材料層はN型シリコン層であることが好ま
しい・ 次に7オトレジスト層の除去およびf−)電極111.
1’/の側傍の半導体表面の露出に続いて2回のマスク
・イオン注入ステツブでまずNチャンネル電界効果トラ
ンジスタの領域の不純物が、次に第2のステ、fでPチ
ャンネル電界効果トランジスタの領域の不純物が通常の
81r−)技術のようにイオン注入される。しかしなが
ら最初に述べた方法と違うて、Pチャンネル電界効果ト
ランジスタの領域の不純物のマスク・イオン注入中、ペ
ース接点領域21の不純物がエミ、り電極19とコレク
タ電極18との閏の半導体表面中にイオン注入される。
しい・ 次に7オトレジスト層の除去およびf−)電極111.
1’/の側傍の半導体表面の露出に続いて2回のマスク
・イオン注入ステツブでまずNチャンネル電界効果トラ
ンジスタの領域の不純物が、次に第2のステ、fでPチ
ャンネル電界効果トランジスタの領域の不純物が通常の
81r−)技術のようにイオン注入される。しかしなが
ら最初に述べた方法と違うて、Pチャンネル電界効果ト
ランジスタの領域の不純物のマスク・イオン注入中、ペ
ース接点領域21の不純物がエミ、り電極19とコレク
タ電極18との閏の半導体表面中にイオン注入される。
このステップにおいてエミッタ電極19゛とコレクタ電
極18とは第7図に示すようにペース接点領域21の不
純物注入のためのマスクとして作用する・このマスクス
テップもまた注入マスクの正確な整列FC111,て臨
界的なものではない。何故ならばマスクの端縁は厚い酸
化層15、工ζ。
極18とは第7図に示すようにペース接点領域21の不
純物注入のためのマスクとして作用する・このマスクス
テップもまた注入マスクの正確な整列FC111,て臨
界的なものではない。何故ならばマスクの端縁は厚い酸
化層15、工ζ。
夕電極1gおよびコレクタ電極1曹の各縁部によって画
定されているからである。それ故ペース接点領域21が
ペース領域20から外れることは殆ど起)得ないことで
ある。
定されているからである。それ故ペース接点領域21が
ペース領域20から外れることは殆ど起)得ないことで
ある。
しかしながら、薄い酸化一層9の端縁に関する電極1g
、17,111.19の形成のためのフォトレジストマ
スクの整列には特別の注意が必要である。コレクタ電極
18が薄い酸化層9に重なることはコレクターペース破
壊電圧に影響を与える。さらに、半導体表面においてペ
ース接点領域21とエミ、り領域23との間には成る最
小距離が必要である。
、17,111.19の形成のためのフォトレジストマ
スクの整列には特別の注意が必要である。コレクタ電極
18が薄い酸化層9に重なることはコレクターペース破
壊電圧に影響を与える。さらに、半導体表面においてペ
ース接点領域21とエミ、り領域23との間には成る最
小距離が必要である。
スペースを節減するために、Nチャンネル電界効果トラ
ンジスタはPチャンネルトランジスタに対して第7図に
示したのと同じ方法で製造されるべきである。このPチ
ャンネル電界効果トランジスタにおいては、電極11に
よって画定された端縁を除いて領域の端縁は厚い酸化層
15中の開口5の端l&によりて決定される。バイプー
ラトランジスタと同様に、薄い酸化層中の開口4および
5はそれぞれr−ト酸化層として使用される条帯状の薄
い酸化層JJKよって2分されなければならない。これ
は薄い酸化層13の長手方向における調整を臨界的でな
くする効果を有する。領域に対する接点および電極なら
びに相互接続路が周知の方法で最終的に形成される。
ンジスタはPチャンネルトランジスタに対して第7図に
示したのと同じ方法で製造されるべきである。このPチ
ャンネル電界効果トランジスタにおいては、電極11に
よって画定された端縁を除いて領域の端縁は厚い酸化層
15中の開口5の端l&によりて決定される。バイプー
ラトランジスタと同様に、薄い酸化層中の開口4および
5はそれぞれr−ト酸化層として使用される条帯状の薄
い酸化層JJKよって2分されなければならない。これ
は薄い酸化層13の長手方向における調整を臨界的でな
くする効果を有する。領域に対する接点および電極なら
びに相互接続路が周知の方法で最終的に形成される。
ウェハ上の所要面積量はセルファジャスト電極を有する
処理を使用することによってさらに低減される。その処
理においてはダート電極16および1rは酸化層上の電
界効果トランジスタの領域において電極の若干のオーツ
クーラ、fを犠牲にして表面において酸化される。これ
に関連して参考文献としてNT G −Fachb@r
eht*第77巻第22〜29頁が挙げられる。このセ
ルフ・アジャスト接点を使用する技術は部品ス(−スを
節減するが、それは一方で/l1r−)電極と電界効果
トランジスタの領域の接点(それらは一般にフルきニウ
ムである)との間のキャノfシタンスが著しく増加する
欠点を生じる。さらに調整のために必要なオーパーラ、
!のために電界効果トランジスタのダートの長さを増加
させなければならず、それは同様に周波数特性には悪い
影響を及ぼす。したがって、そのようなセルフ・アジャ
スト接点の使用は比較的低速度の回路に限定される。
処理を使用することによってさらに低減される。その処
理においてはダート電極16および1rは酸化層上の電
界効果トランジスタの領域において電極の若干のオーツ
クーラ、fを犠牲にして表面において酸化される。これ
に関連して参考文献としてNT G −Fachb@r
eht*第77巻第22〜29頁が挙げられる。このセ
ルフ・アジャスト接点を使用する技術は部品ス(−スを
節減するが、それは一方で/l1r−)電極と電界効果
トランジスタの領域の接点(それらは一般にフルきニウ
ムである)との間のキャノfシタンスが著しく増加する
欠点を生じる。さらに調整のために必要なオーパーラ、
!のために電界効果トランジスタのダートの長さを増加
させなければならず、それは同様に周波数特性には悪い
影響を及ぼす。したがって、そのようなセルフ・アジャ
スト接点の使用は比較的低速度の回路に限定される。
第8図は、バイプーラトランジスタを備えたIE7図の
集積回路の拡大した部分的上面図を示す。図で6は厚い
酸化層15の開口の端縁を示している。コレクタ領域2
のPN接合区域は破線lで半導体表面において示してい
る。一方N型電極19および18は開口15′を通って
半導体表面と接触している。したがって薄い酸化層9上
の電極18および19のオーパーラ、ノは破17115
’の電極18および19(実線)からの距離によって決
定される。コレゲタ一点領域22およびエミ、り領域2
3のPN接合区域は半導体表面における破線21および
2/でそれぞれ示されている。エミッタ領域23および
コレクタ接点領域22のPN接合の拡散に使用される高
温処理中に電界効果トランジスタの領域の不純物および
ノ々イポーラトランジスタのベース領域およびペース接
点領域21の不純物は活性化され、半導体中に拡散する
。NPN fレーナトランジスタに必要な面積はpMo
s電界効果トランジスタの必要面積よシis*大きいに
過ぎない。
集積回路の拡大した部分的上面図を示す。図で6は厚い
酸化層15の開口の端縁を示している。コレクタ領域2
のPN接合区域は破線lで半導体表面において示してい
る。一方N型電極19および18は開口15′を通って
半導体表面と接触している。したがって薄い酸化層9上
の電極18および19のオーパーラ、ノは破17115
’の電極18および19(実線)からの距離によって決
定される。コレゲタ一点領域22およびエミ、り領域2
3のPN接合区域は半導体表面における破線21および
2/でそれぞれ示されている。エミッタ領域23および
コレクタ接点領域22のPN接合の拡散に使用される高
温処理中に電界効果トランジスタの領域の不純物および
ノ々イポーラトランジスタのベース領域およびペース接
点領域21の不純物は活性化され、半導体中に拡散する
。NPN fレーナトランジスタに必要な面積はpMo
s電界効果トランジスタの必要面積よシis*大きいに
過ぎない。
本発明方法の別の本質的な利点は他のトランジスタ装置
が同等追加のステ、グを必要としないで同じ基体上に同
様に製造することができることである。ラテラルPNP
)ランジスタはベース領域としてP−MO8電界効果
トランジスタの基体領域を使用するこ左によって得られ
る。基体領域3に対する接点はN型電極材料好ましくは
N型多結晶シリコンによ〕形成される。垂直基体PNP
)ランジスタはNPN )ヲンジスタからエミ、り領
域を除くことによって得られる。し九かって、本発明の
方法によれば相補型パイポー2トランジスタの形成もま
た容易に可能である。
が同等追加のステ、グを必要としないで同じ基体上に同
様に製造することができることである。ラテラルPNP
)ランジスタはベース領域としてP−MO8電界効果
トランジスタの基体領域を使用するこ左によって得られ
る。基体領域3に対する接点はN型電極材料好ましくは
N型多結晶シリコンによ〕形成される。垂直基体PNP
)ランジスタはNPN )ヲンジスタからエミ、り領
域を除くことによって得られる。し九かって、本発明の
方法によれば相補型パイポー2トランジスタの形成もま
た容易に可能である。
本発明による方法においては基体領域2およびSはまた
一導電型の基体1上の反対導電型のエピタキシャル層中
に酸化とエピタキシャル層中への基体の導電型の不純物
の拡散とによって輪郭をえかかれ電気的に絶縁されて形
成されてもよい。
一導電型の基体1上の反対導電型のエピタキシャル層中
に酸化とエピタキシャル層中への基体の導電型の不純物
の拡散とによって輪郭をえかかれ電気的に絶縁されて形
成されてもよい。
flE1図および第2図は本発明方法の1実施例の連続
する2つの工程を示し一1第3図は集積回Ill C)
NPNバイプーラトランジスタ部分の拡大断面図を示
し、第4図は第3図の線A −A’およびB −B’に
沿った不純物分布を概啼的に示す。第5図、第6図、第
7図は本発明方法のさらに後続する工程を説明する断面
図であシ、第8図は第7図のパイ4−ラド2ンジスタの
上面図である。 1・・・基体、2,3・・・基体領域、4,5.6・・
・酸化層1jの開口、?、8.9・・・薄い酸化層、1
0・・・二i、タ区域、11・・・コレクタ接点区域、
15・・・厚い酸化層、16.17・−’f−)電極、
18・・・コレクタ電極、19・・・エミッタ電極。 出願人代理人 弁理士 鈴 江 武 彦FIG、4 NHO2PMO5針調
する2つの工程を示し一1第3図は集積回Ill C)
NPNバイプーラトランジスタ部分の拡大断面図を示
し、第4図は第3図の線A −A’およびB −B’に
沿った不純物分布を概啼的に示す。第5図、第6図、第
7図は本発明方法のさらに後続する工程を説明する断面
図であシ、第8図は第7図のパイ4−ラド2ンジスタの
上面図である。 1・・・基体、2,3・・・基体領域、4,5.6・・
・酸化層1jの開口、?、8.9・・・薄い酸化層、1
0・・・二i、タ区域、11・・・コレクタ接点区域、
15・・・厚い酸化層、16.17・−’f−)電極、
18・・・コレクタ電極、19・・・エミッタ電極。 出願人代理人 弁理士 鈴 江 武 彦FIG、4 NHO2PMO5針調
Claims (5)
- (1) N型材料からなるr−)電極を有する少なく
とも1対の相補型電界効果トランジスタと少なくとも1
個のパイ4−ラ!レーナトランジスタとを具備し: 基体(1)として使用されるP型ウニ/1の一方の主面
K NPN /4イーーラトランジスタ用およびPチャ
ンネル電界効果トランジスタ用の第1の基体領域(2)
シよび第2の基体領域(3)がそれぞれ形成され; 露出された主面に基体領域(Z 、 S)の区域および
Nチャンネル電界効果トランジスタの区域となl)?”
−)酸化処理中に薄い酸化層(1゜11.1)Kより閉
塞される開口(4,g、t)を有する厚い酸化層(15
)が設けられ;イオン注入に対するマスクを使用して基
体の導電型の不純物が薄い酸化層(9)を透過するよう
な加速電圧でパイ4!−7’)ランジスタの薄い酸化層
の部分を透過してイオン注入され:その後、N型電極材
料層が付着され、その不所望部分がエツチングで除去さ
れて電界効果トランジスタのグー)電極(16,IF)
およびパイ−−ラトランジスタのエミ、り電極(19)
が形成され; f−)電極C16,17)の側傍の半導体表面が露出さ
れた後、2回のマスク・イオン注入ス?ッグで、一つの
ステツブでNチャンネル電界効果トランジスタの領域の
不純物が、他方のステッノでPチャンネル電界効果トラ
ンジスタの領域の不純物が活性化される前に半導体表面
中に導入されるモノリシック集積回路の製造方法におい
て、 r−)酸化処理後に半導体表面のパイ−−2トランジス
タのエミ、り領域の区域(10)およびコレクタ接点領
域の区域(11)が露出され; 注入イオンに対するマスクを使用してパイ4−ラトラン
ジスタの工f、タ領域(1o)の表面およびそれにiI
接する薄い酸化層(9)の下の部分に基体と同じ導電型
の不純物をイオン注入し; その後半導体表面に付着させたN型電極材料層の不所望
な部分がエツチングされて除去されて電界効果トランジ
スタのr−)電゛極(16゜17)およびバイポーラト
ランジスタのエミ。 夕電極(19)およびコレクタ電極(18)が形成され
; その後、Pチャンネル電界効果トランジスタの領域の不
純物を導入するためのマスク・イオン注入処理中に(−
ス接点領域(21)の不純物がエミッタ電極(19)と
コレクタ電極(III)との間の半導体表面中に導入さ
れ: 最後に高温処理が行なわれて注入されたイオンが活性化
され、エミッタ領域(2J)およびコレクタ接点領域(
22)がそれぞれエミ、り電極(19)およびコレクタ
電極(18)から拡散されることを特徴とするモノリシ
、り集積回路の製造方法。 - (2) バイプーラトランジスタの基体領域(2)の
区域における開口(#)がエミッタ区域(1o)、−コ
レクタ接点区域(11)およびこれら両区域間に配置さ
れ開口を2分している条帯状の薄い酸化層(9)によっ
て隙間なく占められていることを特徴とする特許請求の
範囲第1項記載の製造方法。 - (3) 開口(6)が方形であることを特徴とする特
許請求の範囲第1項または第2項記載の製造方法。 - (4)開口(6)が条帯状の薄い酸化層(9)によって
分けられておシ、端縁の全長に沿ってコレクタ電極(1
8)に接している薄い酸化膜(9)がこの電極と重なっ
ていることを特徴とする特許請求の範囲第1為項乃至第
3項の何れか記載の製造方法。 - (5)厚い酸化層中の電界効果トランジスタの開口(4
,5)がそれぞれダート酸化層として使用される条帯状
の酸化層(13)によって分割されていることを特徴と
する特許請求の範囲lX1項乃至第4項の何れか記載の
製造方法・
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
EP81109995A EP0080523B1 (de) | 1981-11-28 | 1981-11-28 | Verfahren zum Herstellen einer monolithisch integrierten Schaltung mit mindestens einem Paar von komplementären Feldeffekttransistoren und mindestens einem Bipolartransistor |
EP81109995.1 | 1981-11-28 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5897855A true JPS5897855A (ja) | 1983-06-10 |
JPH0148660B2 JPH0148660B2 (ja) | 1989-10-20 |
Family
ID=8188041
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57205593A Granted JPS5897855A (ja) | 1981-11-28 | 1982-11-25 | モノリシツク集積回路の製造方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US4475279A (ja) |
EP (1) | EP0080523B1 (ja) |
JP (1) | JPS5897855A (ja) |
DE (1) | DE3175429D1 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6080267A (ja) * | 1983-10-07 | 1985-05-08 | Toshiba Corp | 半導体集積回路装置の製造方法 |
Families Citing this family (32)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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DE3369030D1 (en) * | 1983-04-18 | 1987-02-12 | Itt Ind Gmbh Deutsche | Method of making a monolithic integrated circuit comprising at least one insulated gate field-effect transistor |
CA1258320A (en) * | 1985-04-01 | 1989-08-08 | Madhukar B. Vora | Small contactless ram cell |
FR2581248B1 (fr) * | 1985-04-26 | 1987-05-29 | Efcis | Procede de fabrication de transistors a effet de champ et transistors bipolaires lateraux sur un meme substrat |
JPS61287159A (ja) * | 1985-06-13 | 1986-12-17 | Oki Electric Ind Co Ltd | Bi−CMOS半導体IC装置の製造方法 |
ATE59917T1 (de) * | 1985-09-13 | 1991-01-15 | Siemens Ag | Integrierte bipolar- und komplementaere mostransistoren auf einem gemeinsamen substrat enthaltende schaltung und verfahren zu ihrer herstellung. |
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US4737472A (en) * | 1985-12-17 | 1988-04-12 | Siemens Aktiengesellschaft | Process for the simultaneous production of self-aligned bipolar transistors and complementary MOS transistors on a common silicon substrate |
DE3706278A1 (de) * | 1986-02-28 | 1987-09-03 | Canon Kk | Halbleitervorrichtung und herstellungsverfahren hierfuer |
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US4764482A (en) * | 1986-11-21 | 1988-08-16 | General Electric Company | Method of fabricating an integrated circuit containing bipolar and MOS transistors |
JPS63304657A (ja) * | 1987-06-04 | 1988-12-12 | Fujitsu Ltd | 半導体装置の製造方法 |
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JPH01264253A (ja) * | 1988-04-15 | 1989-10-20 | Hitachi Ltd | 半導体装置の製造方法 |
KR910009739B1 (ko) * | 1988-07-13 | 1991-11-29 | 삼성전자 주식회사 | 반도체장치의 제조방법 |
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1981
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- 1981-11-28 EP EP81109995A patent/EP0080523B1/de not_active Expired
-
1982
- 1982-11-16 US US06/442,053 patent/US4475279A/en not_active Expired - Lifetime
- 1982-11-25 JP JP57205593A patent/JPS5897855A/ja active Granted
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