JPH0330334A - バイポーラトランジスタの製造方法 - Google Patents
バイポーラトランジスタの製造方法Info
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- JPH0330334A JPH0330334A JP1163687A JP16368789A JPH0330334A JP H0330334 A JPH0330334 A JP H0330334A JP 1163687 A JP1163687 A JP 1163687A JP 16368789 A JP16368789 A JP 16368789A JP H0330334 A JPH0330334 A JP H0330334A
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8248—Combination of bipolar and field-effect technology
- H01L21/8249—Bipolar and MOS technology
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L21/743—Making of internal connections, substrate contacts
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明はバイポーラトランジスタの製造方法に関するも
ので、特にバイポーラ−ＣＭＯＳデバイス作製に使用さ
れるものである。
ので、特にバイポーラ−ＣＭＯＳデバイス作製に使用さ
れるものである。
（従来の技術）
最近、半導体デバイスの高集積化と高速化の要請から、
バイポーラトランジスタとＣＭＯ９素子とを組み合わせ
たパイＣＭＯ３（Ｂ ｉ ０ＭＯ５）デバイスが注目さ
れてきている。以下に、Ｂ１ＣＭＯＳデバイスの従来技
術による作製方法とその問題点について、第２図を用い
て説明する。
バイポーラトランジスタとＣＭＯ９素子とを組み合わせ
たパイＣＭＯ３（Ｂ ｉ ０ＭＯ５）デバイスが注目さ
れてきている。以下に、Ｂ１ＣＭＯＳデバイスの従来技
術による作製方法とその問題点について、第２図を用い
て説明する。
第２図（＾）〜（Ｅ）は、Ｂ１ＣＭＯＳデバイスの基本
構成要素であるＮＭＯ８，ＰＭＯ８，およびＮＰＮ型バ
イポーラトランジスタを、同一のシリコン基体に整合し
て作成する工程を示す。ます、シリコン基体１に選択的
にアンチモン拡散層２を形成し、その後シリコン基体１
上にエピタキシャルシリコン層３を成長させ、第２図（
Ａ）の構造を得る。次にイオン打ち込み法および熱拡散
法を用いてＰウェル５、Ｎウェル６、バイポーラＮウェ
ル７を形成し、つづいて選択酸化法でフィールド絶縁膜
４を形成する。さらにバイポーラトランジスタのコレク
タ電極取り出しのためのディーブＮ＋拡散層８をイオン
打ち込み法および熱拡散法を用いて形成し、第２図（Ｂ
）の構成を得る。次に、ＮＭＯ５，ＰＭＯＳのしきい値
合せ込みのためのチャネルイオン注入後、ポリシリコン
膜をＬＰＣＶＤ法で堆積させ、フォトリソグラフィ法、
反応性イオンエツチング法でＮ〜ＩＯＳゲート９．
ＰｆｖｌＯＳゲート１０を形成する。つづいてＮＭＯＳ
ソースＮ＋拡散層９−ａ、ＮＭＯＳドレインＮ＋拡散層
９−ｂ、ＰＭＯＳソースＰ＋拡散層１０−ａ ｓＰＭＯ
ＳドレインＰ＋拡散層１０−ｂ、バイポーラトランジス
タのベースＰ＋層１１、コレクタＮ＋層１２、ベースＰ
＋層１３をイオン打ち込み法で形成する。その後節１の
層間絶縁膜１４をＣＶＤ法で堆積させ、第２図（Ｃ）の
構成を得る。次に、第１の層間絶縁膜１４にエミッタ形
成のため開孔を行い、その後ポリシリコンを堆積し、フ
ォトリソグラフィー法および反応性イオンエツチング法
でバターニングし、エミッタポリシリコン層１５を形成
する。つづいてエミッタポリシリコン層１５にイオン打
ち込み法でＮ型不純物（たとえばリン）を注入し、これ
をベースＰ＋層１３の領域に拡散させ、エミッタＮ＋拡
散層１６を形成し、第２図＜Ｄ）の構成を得る。次に第
２の層間絶縁膜１７の堆積と、電極取り出しのための開
孔後、ＮＭＯＳソース電極１３−ａ、、ＮＭＯＳドレイ
ン電極１８−ｂ、ＰＭＯＳソース准極１９−ａＳＰＭＯ
Ｓドレイン電極１９−ｂ、エミッタ電極２０ａ１ベース
電極２０〜ｂ１コレクタ電極２０−Ｃを形成し、さらに
絶縁保護膜２１を堆積し、Ｎ ＭＯＳ、ＰＭＯ３，ＮＰ
Ｎバイポーラトランジスタが第２図（Ｃ）のごとく得ら
れる。
構成要素であるＮＭＯ８，ＰＭＯ８，およびＮＰＮ型バ
イポーラトランジスタを、同一のシリコン基体に整合し
て作成する工程を示す。ます、シリコン基体１に選択的
にアンチモン拡散層２を形成し、その後シリコン基体１
上にエピタキシャルシリコン層３を成長させ、第２図（
Ａ）の構造を得る。次にイオン打ち込み法および熱拡散
法を用いてＰウェル５、Ｎウェル６、バイポーラＮウェ
ル７を形成し、つづいて選択酸化法でフィールド絶縁膜
４を形成する。さらにバイポーラトランジスタのコレク
タ電極取り出しのためのディーブＮ＋拡散層８をイオン
打ち込み法および熱拡散法を用いて形成し、第２図（Ｂ
）の構成を得る。次に、ＮＭＯ５，ＰＭＯＳのしきい値
合せ込みのためのチャネルイオン注入後、ポリシリコン
膜をＬＰＣＶＤ法で堆積させ、フォトリソグラフィ法、
反応性イオンエツチング法でＮ〜ＩＯＳゲート９．
ＰｆｖｌＯＳゲート１０を形成する。つづいてＮＭＯＳ
ソースＮ＋拡散層９−ａ、ＮＭＯＳドレインＮ＋拡散層
９−ｂ、ＰＭＯＳソースＰ＋拡散層１０−ａ ｓＰＭＯ
ＳドレインＰ＋拡散層１０−ｂ、バイポーラトランジス
タのベースＰ＋層１１、コレクタＮ＋層１２、ベースＰ
＋層１３をイオン打ち込み法で形成する。その後節１の
層間絶縁膜１４をＣＶＤ法で堆積させ、第２図（Ｃ）の
構成を得る。次に、第１の層間絶縁膜１４にエミッタ形
成のため開孔を行い、その後ポリシリコンを堆積し、フ
ォトリソグラフィー法および反応性イオンエツチング法
でバターニングし、エミッタポリシリコン層１５を形成
する。つづいてエミッタポリシリコン層１５にイオン打
ち込み法でＮ型不純物（たとえばリン）を注入し、これ
をベースＰ＋層１３の領域に拡散させ、エミッタＮ＋拡
散層１６を形成し、第２図＜Ｄ）の構成を得る。次に第
２の層間絶縁膜１７の堆積と、電極取り出しのための開
孔後、ＮＭＯＳソース電極１３−ａ、、ＮＭＯＳドレイ
ン電極１８−ｂ、ＰＭＯＳソース准極１９−ａＳＰＭＯ
Ｓドレイン電極１９−ｂ、エミッタ電極２０ａ１ベース
電極２０〜ｂ１コレクタ電極２０−Ｃを形成し、さらに
絶縁保護膜２１を堆積し、Ｎ ＭＯＳ、ＰＭＯ３，ＮＰ
Ｎバイポーラトランジスタが第２図（Ｃ）のごとく得ら
れる。
（発明が解決しようとする課題）
上述した従来技術による製造方法の最大の問題点はバイ
ポーラトランジスタのコレクタ電極のためのアンチモン
拡散層２の形成とエピタキシャルシリコン層３の成長に
ある。これらの工程は０ＭＯ３工程に付加されたもので
あり、したがって製造コストの増加を招く。さらに、高
濃度のアンチモン拡散層２上に成長させたエピタキシャ
ルシリコン層３の結晶性を完全に保つことは極めて困難
であり、スクッキングフォルト等の欠陥が入ることが多
々ある。これらの欠陥はデバイス歩留の低下や信頼性の
低下をもたらすという大きな問題がある。
ポーラトランジスタのコレクタ電極のためのアンチモン
拡散層２の形成とエピタキシャルシリコン層３の成長に
ある。これらの工程は０ＭＯ３工程に付加されたもので
あり、したがって製造コストの増加を招く。さらに、高
濃度のアンチモン拡散層２上に成長させたエピタキシャ
ルシリコン層３の結晶性を完全に保つことは極めて困難
であり、スクッキングフォルト等の欠陥が入ることが多
々ある。これらの欠陥はデバイス歩留の低下や信頼性の
低下をもたらすという大きな問題がある。
本発明は、前記従来技術による製造方法の問題点にかん
がみ、アンチモン拡散層等の埋め込み層に相当する部分
を、エピタキシャルシリコン層の成長を行うことなく形
成し、高性能の（特にＢ１ＣＭＯＳデバイス用の）バイ
ポーラトランジスタを製造する方法を提供することを目
的とする。
がみ、アンチモン拡散層等の埋め込み層に相当する部分
を、エピタキシャルシリコン層の成長を行うことなく形
成し、高性能の（特にＢ１ＣＭＯＳデバイス用の）バイ
ポーラトランジスタを製造する方法を提供することを目
的とする。
〔９！明の構成〕
（課題を解決するための手段と作用）
本発明は、半導体基体に溝を形成する工程と、前記溝の
側壁に絶縁膜を形成する工程と、前記半導体基体に形成
されるエミッタ、ベース、コレクタ層の該コレクタ層に
重なるように、該コレクタ層と同一導電型の不純物を前
記溝の内面から導入する工程とを具備したことを特徴と
するバイポーラトランジスタの製造方法である。
側壁に絶縁膜を形成する工程と、前記半導体基体に形成
されるエミッタ、ベース、コレクタ層の該コレクタ層に
重なるように、該コレクタ層と同一導電型の不純物を前
記溝の内面から導入する工程とを具備したことを特徴と
するバイポーラトランジスタの製造方法である。
即ち本発明は、半導体基体に、側壁に不純物尋人（拡散
）のバリアーとなる絶縁膜を配置した溝（トレンチ）を
設け、この溝からバイポーラトランジスタのコレクタ電
極取り出しのための不純物を導入（拡散）することによ
り、従来法で必要不可欠であったアンチモン等の拡散工
程およびエピタキシャルシリコン層の成長工程をなくシ
、前記従来法の問題点をなくしたものである。
）のバリアーとなる絶縁膜を配置した溝（トレンチ）を
設け、この溝からバイポーラトランジスタのコレクタ電
極取り出しのための不純物を導入（拡散）することによ
り、従来法で必要不可欠であったアンチモン等の拡散工
程およびエピタキシャルシリコン層の成長工程をなくシ
、前記従来法の問題点をなくしたものである。
（実施例）
本発明のＮＰＮ型バイポーラトランジスタ作製への適用
例を、Ｂ１ＣＭＯＳデバイスの基本？Ｍ成要素である８
ＭＯ３，ＰＭＯ８の作製方法をも含めて、第１図（Ａ）
〜（Ｇ）を用いて説明する。まずＰ型シリコン基体３１
上にＰウェル３２ＣＮＦｖ１０Ｓ用）、Ｎウェル３３
（ＰＭＯＳｌ’ｌ）およびバイポーラＮウェル３４を形
成後、選択酸化法により、フィールド絶縁膜３５を形成
する。その後シリコン基体３１表面上に、熱酸化により
５００人程乙巳シリコン酸化膜３５′を形成し、その上
に約５００人のチッ化シリコン膜３６を通常の低圧ＣＶ
Ｄ法で形成し、第１図（Ａ）の構成を得る。次にフォト
リソグラフィー法および反応性イオンエツチング法また
はＣＤＥ法またはウェットエツチング法により、バイポ
ーラＮウェル３４領域内に、チッ化シリコン膜３６およ
びフィールド絶縁膜３５を貫通してシリコン基体での深
さ１００００人程度のシリコン基体溝３７を設け、その
後シリコン基体表面全面にＣＶＤ酸化シリコン膜３８を
４０００人程度堆積し、第１図（Ｂ）の構成を得る。
例を、Ｂ１ＣＭＯＳデバイスの基本？Ｍ成要素である８
ＭＯ３，ＰＭＯ８の作製方法をも含めて、第１図（Ａ）
〜（Ｇ）を用いて説明する。まずＰ型シリコン基体３１
上にＰウェル３２ＣＮＦｖ１０Ｓ用）、Ｎウェル３３
（ＰＭＯＳｌ’ｌ）およびバイポーラＮウェル３４を形
成後、選択酸化法により、フィールド絶縁膜３５を形成
する。その後シリコン基体３１表面上に、熱酸化により
５００人程乙巳シリコン酸化膜３５′を形成し、その上
に約５００人のチッ化シリコン膜３６を通常の低圧ＣＶ
Ｄ法で形成し、第１図（Ａ）の構成を得る。次にフォト
リソグラフィー法および反応性イオンエツチング法また
はＣＤＥ法またはウェットエツチング法により、バイポ
ーラＮウェル３４領域内に、チッ化シリコン膜３６およ
びフィールド絶縁膜３５を貫通してシリコン基体での深
さ１００００人程度のシリコン基体溝３７を設け、その
後シリコン基体表面全面にＣＶＤ酸化シリコン膜３８を
４０００人程度堆積し、第１図（Ｂ）の構成を得る。
次にＣＶＤ酸化シリコン膜３８を反応性イオンエツチン
グ法でエッチバックし、シリコン基体溝３７の側壁にの
みＣＶＤ酸化シリコン膜３８を残す。
グ法でエッチバックし、シリコン基体溝３７の側壁にの
みＣＶＤ酸化シリコン膜３８を残す。
その後・シリコン基体溝３７を反応性イオンエツチング
法でさらに１００００人程度掘９下げる。この時チッ化
シリコン膜３６は、ＣｖＤ酸化シリコン膜３８のエッチ
バック時およびシリコン基体溝３７の掘り下げ時のエツ
チングストッパーとして働く。その後チッ化シリコン膜
３６を除去し、第１図（Ｃ）の構成を得る。次にフォト
リソグラフィー法およびイオン注入法を用いて、シリコ
ン基体溝３７内にＮ型不純物、例えばリンを導入し、そ
の後、熱拡散でコレクタディープＮ＋拡散層４０を形成
し、第１図（Ｄ）の構成を得る。次に、ＮＭＯ８，ＰＭ
Ｏ８のしきい電圧値合せ込みのためのチャネル不純物導
入をイオン注入法で行い、その後４０００人程度０ポリ
シリコンを堆積し、パタニングしてＮＭＯＳゲート４１
、ＰＭＯＳゲート４２、およびコレクタ電極ポリシリコ
ン４３を形成する。さらにイオン注入法を用いて、ＮＭ
ＯＳソース４１ ａ、ＮＭＯＳドレイン４１ｂ、ＰＭＯ
Ｓソース４２ａ、ＰＭＯＳドレイン４２ｂ、ベース電極
Ｐ＋層４４、ベースＰ−層４５を形成し、第１の層間絶
縁１１４４６を堆積し、第１図（Ｅ）の構成を得る。
法でさらに１００００人程度掘９下げる。この時チッ化
シリコン膜３６は、ＣｖＤ酸化シリコン膜３８のエッチ
バック時およびシリコン基体溝３７の掘り下げ時のエツ
チングストッパーとして働く。その後チッ化シリコン膜
３６を除去し、第１図（Ｃ）の構成を得る。次にフォト
リソグラフィー法およびイオン注入法を用いて、シリコ
ン基体溝３７内にＮ型不純物、例えばリンを導入し、そ
の後、熱拡散でコレクタディープＮ＋拡散層４０を形成
し、第１図（Ｄ）の構成を得る。次に、ＮＭＯ８，ＰＭ
Ｏ８のしきい電圧値合せ込みのためのチャネル不純物導
入をイオン注入法で行い、その後４０００人程度０ポリ
シリコンを堆積し、パタニングしてＮＭＯＳゲート４１
、ＰＭＯＳゲート４２、およびコレクタ電極ポリシリコ
ン４３を形成する。さらにイオン注入法を用いて、ＮＭ
ＯＳソース４１ ａ、ＮＭＯＳドレイン４１ｂ、ＰＭＯ
Ｓソース４２ａ、ＰＭＯＳドレイン４２ｂ、ベース電極
Ｐ＋層４４、ベースＰ−層４５を形成し、第１の層間絶
縁１１４４６を堆積し、第１図（Ｅ）の構成を得る。
次に、第１の層間絶縁膜４６にエミッタ形成のための開
孔を行い、その後ポリシリコンを約２０００人堆積、パ
ターニングすることにより、エミッタポリシリコン４７
を形成し、さらにエミッタポリシリコン４７へＮ型不純
物、例えばヒ素を導入し、ベースＰ−層４５の領域へ拡
散させてエミッタＮ＋層４８を形成する。その後節２の
層間絶縁膜４９の堆積と平坦化のための第３の層間絶縁
膜５０の形成を行い、ｍ１図（Ｐ）の構成を得る。次に
、電極取り出しのための層間絶縁膜の開孔後、アルミニ
ウムでＮＭＯＳソース電極５１−ａ、ＮＭＯＳドレイン
電極５１−ｂＳＰＭＯＳソース電極５２−ａ、ＰＭＯＳ
ドレイン電極５２−ｂ、ベース電極５３ ”’−ａ ％
エミッタ電極５３−ｂ、コレクタ電極５３−Ｃを形成し
、さらに絶縁保護膜５４を堆積し、第１図（Ｇ）の構成
を得、同一シリコン基体３１上に、Ｂ１ＣＭＯＳデバイ
スの基本構成要素であるＮＭＯ８）ランジスタロ１、Ｐ
ＭＯＳトランジスタ６２およびＮＰＮバイポーラトラレ
ジスタ６３が形成された。
孔を行い、その後ポリシリコンを約２０００人堆積、パ
ターニングすることにより、エミッタポリシリコン４７
を形成し、さらにエミッタポリシリコン４７へＮ型不純
物、例えばヒ素を導入し、ベースＰ−層４５の領域へ拡
散させてエミッタＮ＋層４８を形成する。その後節２の
層間絶縁膜４９の堆積と平坦化のための第３の層間絶縁
膜５０の形成を行い、ｍ１図（Ｐ）の構成を得る。次に
、電極取り出しのための層間絶縁膜の開孔後、アルミニ
ウムでＮＭＯＳソース電極５１−ａ、ＮＭＯＳドレイン
電極５１−ｂＳＰＭＯＳソース電極５２−ａ、ＰＭＯＳ
ドレイン電極５２−ｂ、ベース電極５３ ”’−ａ ％
エミッタ電極５３−ｂ、コレクタ電極５３−Ｃを形成し
、さらに絶縁保護膜５４を堆積し、第１図（Ｇ）の構成
を得、同一シリコン基体３１上に、Ｂ１ＣＭＯＳデバイ
スの基本構成要素であるＮＭＯ８）ランジスタロ１、Ｐ
ＭＯＳトランジスタ６２およびＮＰＮバイポーラトラレ
ジスタ６３が形成された。
ここでコレクタＮ＋拡散層４０は、ＮＰＮバイポーラト
ランジスタ６３のコレクタ抵抗を下げ、該トランジスタ
６３の特性向上と共に、２層３１、Ｎ層３４．１層４５
によるＰＮＰ寄生バイポーラトランジスタがオンするの
を防止する役目をしている。
ランジスタ６３のコレクタ抵抗を下げ、該トランジスタ
６３の特性向上と共に、２層３１、Ｎ層３４．１層４５
によるＰＮＰ寄生バイポーラトランジスタがオンするの
を防止する役目をしている。
以上の実施例から明らかなごとく本発明では、従来技術
の最大の問題であるアンチモンの拡散とその後のエピタ
キシャルシリコン層の形成工程が省略されている。これ
らの工程は従来技術の問題点で述べたように、バイポー
ラトランジスタのコレクタ形成のためであるが、本発明
ではこれらの代りにシリコン基体３１に溝３７を設け、
この溝から不純物を導入し、コレクタを形成している。
の最大の問題であるアンチモンの拡散とその後のエピタ
キシャルシリコン層の形成工程が省略されている。これ
らの工程は従来技術の問題点で述べたように、バイポー
ラトランジスタのコレクタ形成のためであるが、本発明
ではこれらの代りにシリコン基体３１に溝３７を設け、
この溝から不純物を導入し、コレクタを形成している。
このとき不純物の不要な部分への導入を阻止するために
シリコン基体溝側壁に酸化シリコン膜３８を設けている
。したがって、本発明では従来法に比べ、工程が大幅に
簡略されるとともに、エピタキシャルシリコン層の結晶
性の不完全性に起因する問題も解決でき、大幅な製造コ
ストの削減とデバイス歩留の向上、さらに信頼性の向上
が可能となる。
シリコン基体溝側壁に酸化シリコン膜３８を設けている
。したがって、本発明では従来法に比べ、工程が大幅に
簡略されるとともに、エピタキシャルシリコン層の結晶
性の不完全性に起因する問題も解決でき、大幅な製造コ
ストの削減とデバイス歩留の向上、さらに信頼性の向上
が可能となる。
なお本発明は、上記実施例に限られることなく種々の応
用が可能である。例えば上記実施例ではＣＶＤ酸化シリ
コン膜３８のエッチバック後、シリコン基体溝３７をさ
らに掘り下げることにより、より側方に不純物導入が行
われやすくしたが、これにこだわる必要はなく、エッチ
バック後、掘り下げることなく、シリコン基体溝３７に
不純物を導入してもよい。また上記実施例では、ＮＰＮ
型バイポーラトランジスタを例にあげたが、同様の手続
きによりＰＮＰ型バイポーラトランジスタの形成も可能
である。ただしこのときは、バイポーラＮウェル３４は
バイポーラＮウェルにコレクタディープＮ＋拡散層４０
はコレクタディープＰ＋拡散層、したがってシリコン基
体溝３７に導入する不純物はＰ型、例えばボロンに、ベ
ース電極Ｐ“はベース電極Ｎ＋に、ベースＰ−はベース
Ｎ にエミッタＮ＋はエミッタＰ” したがってエミ
ッタポリシリコン４７に導入する不純物はＰ型、例えば
ボロンに変えなければならない。また上記実施例でのエ
ミッタの形成は、ポリシリコンエミッタ４７からの不純
物の拡散により行ったが、イオン注入法等を用いて直接
エミッタＮ＋（ＰＮＰバイポーラトランジスタではｐ
＋ ＞層を形成しても何んらかまわない。
用が可能である。例えば上記実施例ではＣＶＤ酸化シリ
コン膜３８のエッチバック後、シリコン基体溝３７をさ
らに掘り下げることにより、より側方に不純物導入が行
われやすくしたが、これにこだわる必要はなく、エッチ
バック後、掘り下げることなく、シリコン基体溝３７に
不純物を導入してもよい。また上記実施例では、ＮＰＮ
型バイポーラトランジスタを例にあげたが、同様の手続
きによりＰＮＰ型バイポーラトランジスタの形成も可能
である。ただしこのときは、バイポーラＮウェル３４は
バイポーラＮウェルにコレクタディープＮ＋拡散層４０
はコレクタディープＰ＋拡散層、したがってシリコン基
体溝３７に導入する不純物はＰ型、例えばボロンに、ベ
ース電極Ｐ“はベース電極Ｎ＋に、ベースＰ−はベース
Ｎ にエミッタＮ＋はエミッタＰ” したがってエミ
ッタポリシリコン４７に導入する不純物はＰ型、例えば
ボロンに変えなければならない。また上記実施例でのエ
ミッタの形成は、ポリシリコンエミッタ４７からの不純
物の拡散により行ったが、イオン注入法等を用いて直接
エミッタＮ＋（ＰＮＰバイポーラトランジスタではｐ
＋ ＞層を形成しても何んらかまわない。
［発明の効果］
以上説明した如く本発明によれば、基体溝、該溝側壁の
絶縁膜により、エミッタ下方にコレクタ低抵抗層が形成
されるようにしたため、従来のバイポーラトランジスタ
の高濃度埋め込み層、該層上のエピタキシャル層、上記
埋め込み層に達する高濃度層の構成が不要化され、従っ
て工程が簡単で、高歩留、高信頼性を有するバイポーラ
トランジスタが得られ、製造コストの大幅低減も可能と
なるものである。
絶縁膜により、エミッタ下方にコレクタ低抵抗層が形成
されるようにしたため、従来のバイポーラトランジスタ
の高濃度埋め込み層、該層上のエピタキシャル層、上記
埋め込み層に達する高濃度層の構成が不要化され、従っ
て工程が簡単で、高歩留、高信頼性を有するバイポーラ
トランジスタが得られ、製造コストの大幅低減も可能と
なるものである。
第１図は本発明の一実施例の工程図、第２図は従来方法
の工程図である。 ３１・・・シリコン基体、３２・・・Ｐウェル、３３・
・・Ｎウェル、３４・・・バイポーラＮウェル、３５・
・・フィールド絶縁膜、３６・・・チッ化シリコン膜、
３７・・・シリコン基体溝、３５′・・・シリコン酸化
１１Ｋ、３８・・・ｃｖＤ酸化シリコン１１％、４０−
・・コレクタディープＮ＋拡散層、４１・・・ＮＭＯＳ
ゲート、４１ ａ−−−ＮＭＯＳソース、４１ｂ・ＮＭ
ＯＳドレイン、４２．、、ＰＭＯＳゲート、４２ ａ−
Ｐ Ｍ ＯＳソース、４２ｂ・・・ＰＭＯＳドレイン、
４３・・・コレクタ電極ポリシリコン、４４・・・ベー
ス電極Ｐ 層、４５・・ベースＰ−層、４６・・・第１
の層間絶縁膜、４７・・・エミッタポリシリコン、４８
・・・エミッタＮ＋層、４９・・・第２の層間絶縁膜、
５０・・第３の層間絶縁膜、５１−ａ・・・ＮＭＯＳソ
ース電極、５１−ｂ・・・ＮＭＯＳドレイン電極、５２
−ａ −＝ Ｐ Ｍ ＯＳソース電極、５２− ｂ−Ｐ
Ｍ ＯＳドレイン電極、５３−ａ・・・ベース電極、
５３−ｂ・・エミッタ電極、５Ｂ−ｃ・・・コレクタ電
極、５４・・・絶縁保護膜、６３・・・ＮＰＮバイポー
ラトランジスタ。
の工程図である。 ３１・・・シリコン基体、３２・・・Ｐウェル、３３・
・・Ｎウェル、３４・・・バイポーラＮウェル、３５・
・・フィールド絶縁膜、３６・・・チッ化シリコン膜、
３７・・・シリコン基体溝、３５′・・・シリコン酸化
１１Ｋ、３８・・・ｃｖＤ酸化シリコン１１％、４０−
・・コレクタディープＮ＋拡散層、４１・・・ＮＭＯＳ
ゲート、４１ ａ−−−ＮＭＯＳソース、４１ｂ・ＮＭ
ＯＳドレイン、４２．、、ＰＭＯＳゲート、４２ ａ−
Ｐ Ｍ ＯＳソース、４２ｂ・・・ＰＭＯＳドレイン、
４３・・・コレクタ電極ポリシリコン、４４・・・ベー
ス電極Ｐ 層、４５・・ベースＰ−層、４６・・・第１
の層間絶縁膜、４７・・・エミッタポリシリコン、４８
・・・エミッタＮ＋層、４９・・・第２の層間絶縁膜、
５０・・第３の層間絶縁膜、５１−ａ・・・ＮＭＯＳソ
ース電極、５１−ｂ・・・ＮＭＯＳドレイン電極、５２
−ａ −＝ Ｐ Ｍ ＯＳソース電極、５２− ｂ−Ｐ
Ｍ ＯＳドレイン電極、５３−ａ・・・ベース電極、
５３−ｂ・・エミッタ電極、５Ｂ−ｃ・・・コレクタ電
極、５４・・・絶縁保護膜、６３・・・ＮＰＮバイポー
ラトランジスタ。
Claims (2)
- （１）半導体基体に溝を形成する工程と、前記溝の側壁
に絶縁膜を形成する工程と、前記半導体基体に形成され
るエミッタ、ベース、コレクタ層の該コレクタ層に重な
るように、該コレクタ層と同一導電型の不純物を前記溝
の内面から導入する工程とを具備したことを特徴とする
バイポーラトランジスタの製造方法。 - （２）前記溝の側壁に絶縁膜を形成する工程後、前記溝
を更に深く形成する工程を具備したことを特徴とする請
求項１に記載のバイポーラトランジスタの製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1163687A JPH0330334A (ja) | 1989-06-28 | 1989-06-28 | バイポーラトランジスタの製造方法 |
| US07/523,358 US5096843A (en) | 1989-06-28 | 1990-05-15 | Method of manufacturing a bipolar CMOS device |
| KR1019900009627A KR940006693B1 (ko) | 1989-06-28 | 1990-06-28 | 바이폴라 트랜지스터의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1163687A JPH0330334A (ja) | 1989-06-28 | 1989-06-28 | バイポーラトランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0330334A true JPH0330334A (ja) | 1991-02-08 |
Family
ID=15778690
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1163687A Pending JPH0330334A (ja) | 1989-06-28 | 1989-06-28 | バイポーラトランジスタの製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5096843A (ja) |
| JP (1) | JPH0330334A (ja) |
| KR (1) | KR940006693B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009246083A (ja) * | 2008-03-31 | 2009-10-22 | Denso Corp | 半導体装置 |
Families Citing this family (7)
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|---|---|---|---|---|
| US5134082A (en) * | 1991-06-10 | 1992-07-28 | Motorola, Inc. | Method of fabricating a semiconductor structure having MOS and bipolar devices |
| JP2950009B2 (ja) * | 1992-02-26 | 1999-09-20 | 日本電気株式会社 | ＢｉＣＭＯＳ集積回路装置及びその製造方法 |
| US6046079A (en) * | 1993-08-18 | 2000-04-04 | United Microelectronics Corporation | Method for prevention of latch-up of CMOS devices |
| JP2595490B2 (ja) * | 1993-11-22 | 1997-04-02 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| JP2000040691A (ja) * | 1998-07-21 | 2000-02-08 | Oki Electric Ind Co Ltd | 半導体装置製造方法 |
| US6800904B2 (en) * | 2002-10-17 | 2004-10-05 | Fuji Electric Co., Ltd. | Semiconductor integrated circuit device and method of manufacturing the same |
| US7429747B2 (en) * | 2006-11-16 | 2008-09-30 | Intel Corporation | Sb-based CMOS devices |
Citations (2)
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| JPS63237471A (ja) * | 1987-03-26 | 1988-10-03 | Toshiba Corp | 半導体装置及びその製造方法 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS5933860A (ja) * | 1982-08-19 | 1984-02-23 | Toshiba Corp | 半導体装置およびその製造方法 |
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| DE3776454D1 (de) * | 1986-08-13 | 1992-03-12 | Siemens Ag | Integrierte bipolar- und komplementaere mos-transistoren auf einem gemeinsamen substrat enthaltende schaltung und verfahren zu ihrer herstellung. |
| US4835115A (en) * | 1987-12-07 | 1989-05-30 | Texas Instruments Incorporated | Method for forming oxide-capped trench isolation |
| US4975764A (en) * | 1989-06-22 | 1990-12-04 | David Sarnoff Research Center, Inc. | High density BiCMOS circuits and methods of making same |
-
1989
- 1989-06-28 JP JP1163687A patent/JPH0330334A/ja active Pending
-
1990
- 1990-05-15 US US07/523,358 patent/US5096843A/en not_active Expired - Lifetime
- 1990-06-28 KR KR1019900009627A patent/KR940006693B1/ko not_active IP Right Cessation
Patent Citations (2)
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|---|---|---|---|---|
| JP2009246083A (ja) * | 2008-03-31 | 2009-10-22 | Denso Corp | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR910002004A (ko) | 1991-01-31 |
| KR940006693B1 (ko) | 1994-07-25 |
| US5096843A (en) | 1992-03-17 |
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