JPS60214569A - Ｍｏｓ型半導体装置 - Google Patents
Ｍｏｓ型半導体装置Info
- Publication number
- JPS60214569A JPS60214569A JP59071256A JP7125684A JPS60214569A JP S60214569 A JPS60214569 A JP S60214569A JP 59071256 A JP59071256 A JP 59071256A JP 7125684 A JP7125684 A JP 7125684A JP S60214569 A JPS60214569 A JP S60214569A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- gate electrode
- metal silicide
- element isolation
- isolation region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 19
- 239000002184 metal Substances 0.000 claims abstract description 35
- 229910052751 metal Inorganic materials 0.000 claims abstract description 35
- 238000002955 isolation Methods 0.000 claims abstract description 32
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 20
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 19
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 19
- 239000000758 substrate Substances 0.000 claims description 7
- 238000000034 method Methods 0.000 abstract description 3
- 238000009413 insulation Methods 0.000 abstract description 2
- 238000009792 diffusion process Methods 0.000 description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- XUIMIQQOPSSXEZ-RNFDNDRNSA-N silicon-32 atom Chemical compound [32Si] XUIMIQQOPSSXEZ-RNFDNDRNSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
- H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4983—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET with a lateral structure, e.g. a Polysilicon gate with a lateral doping variation or with a lateral composition variation or characterised by the sidewalls being composed of conductive, resistive or dielectric material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
- H01L29/4925—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement
- H01L29/4933—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement with a silicide layer contacting the silicon layer, e.g. Polycide gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明はＭＯ８型半導体装置に関し、特にゲート電極を
低抵抗化したＭＯ８型半導体装ｆｆ、に関するＯ （従来技術） 従来のＭＯ８型半導体装置のゲート電極部は第１図（ａ
） 、 （ｂ）に示す構造を有している。第１図（ａ）
は平面図であり、第１図（ｂ）は第１図（ａ）のＡ−Ａ
’断面図である。第１図（ａ） 、 （ｂ）において、
ゲート電極１は第１層配線と同時に形成されるため、両
者の膜厚は全く同一である。また絶縁分離酸化膜４の段
部においてゲート電極１は段差を持つ、従ってゲート電
極１のＣＣ’間での遅延時間が大きくなるという欠点が
存在する。
低抵抗化したＭＯ８型半導体装ｆｆ、に関するＯ （従来技術） 従来のＭＯ８型半導体装置のゲート電極部は第１図（ａ
） 、 （ｂ）に示す構造を有している。第１図（ａ）
は平面図であり、第１図（ｂ）は第１図（ａ）のＡ−Ａ
’断面図である。第１図（ａ） 、 （ｂ）において、
ゲート電極１は第１層配線と同時に形成されるため、両
者の膜厚は全く同一である。また絶縁分離酸化膜４の段
部においてゲート電極１は段差を持つ、従ってゲート電
極１のＣＣ’間での遅延時間が大きくなるという欠点が
存在する。
（発明の目的）
本発明の目的は、上記欠点を除去し、ゲート電極部に於
ける遅延時間を大幅に小さくシ、装置の動作速度をはや
くシ、シかも１ｄ頼性を向上させたＭＯａ型半導体を提
供することにおる。
ける遅延時間を大幅に小さくシ、装置の動作速度をはや
くシ、シかも１ｄ頼性を向上させたＭＯａ型半導体を提
供することにおる。
（発明の構成）
本発明のＭＯ８型半導体装置は、−導電型半導体基板上
に素子領域及び絶縁膜の突出した素子分離領域上有し、
前記素子領域には“ケート電極、前記素子分離領域には
第１層配線層を有するＭＯ８型半導体装置において、前
記ゲート電極はゲート酸化膜上に形成さ扛その上面が素
子分離領域絶縁膜上面とほぼ平坦な多結晶シリコン層と
該多結晶シリコン層上に形成された金属シリサイド層と
該金属シリサイド層上に形成された金属層よしなる３層
構造を有し、前記第１層配線層は素子分離領域上に形成
された金属シリサイド層と該金属シリサイド層上に形成
された金属層よりなる２層構造を有することによυ構成
される。
に素子領域及び絶縁膜の突出した素子分離領域上有し、
前記素子領域には“ケート電極、前記素子分離領域には
第１層配線層を有するＭＯ８型半導体装置において、前
記ゲート電極はゲート酸化膜上に形成さ扛その上面が素
子分離領域絶縁膜上面とほぼ平坦な多結晶シリコン層と
該多結晶シリコン層上に形成された金属シリサイド層と
該金属シリサイド層上に形成された金属層よしなる３層
構造を有し、前記第１層配線層は素子分離領域上に形成
された金属シリサイド層と該金属シリサイド層上に形成
された金属層よりなる２層構造を有することによυ構成
される。
（実施例）
以下１本発明の実施例について、図面を参照して説明す
る。
る。
第２図（ａ） 、 （ｂ）は本発明の一実施例の平面図
およびＡ−Ａ’断面図である。第２図（ａ） 、 （ｂ
）に示すように、本実施例は一導電型半導体基板２５上
に素子領域及び絶縁膜４の突出した素子分離領域を有し
、素子領域にはゲート電極２１、素子分離領域には第１
層配線層を有するＭＯ８型半導体装置であって、ゲート
電極はゲート酸化膜上に形成されその上面が素子分離絶
縁膜ｍ５ｉ２４の上面とほぼ平坦になるよう形成された
多結晶シリコン２１ｃと多結晶シリコン２１ｃヒに形成
された金属シリサイド層２１ｂと金属シリサイド層２１
ｂ上に形成された金属層２１ａｊｔ）なる３層構造にな
っており、かつ第１の配線層は素子分離領域上に、ヒ記
金槙シリサイド層２１ｂ及び金属層２１ａと同時に形成
され金属シリサイド層と金ＰＡＩｉｌｉの２層構造に形
成されている。
およびＡ−Ａ’断面図である。第２図（ａ） 、 （ｂ
）に示すように、本実施例は一導電型半導体基板２５上
に素子領域及び絶縁膜４の突出した素子分離領域を有し
、素子領域にはゲート電極２１、素子分離領域には第１
層配線層を有するＭＯ８型半導体装置であって、ゲート
電極はゲート酸化膜上に形成されその上面が素子分離絶
縁膜ｍ５ｉ２４の上面とほぼ平坦になるよう形成された
多結晶シリコン２１ｃと多結晶シリコン２１ｃヒに形成
された金属シリサイド層２１ｂと金属シリサイド層２１
ｂ上に形成された金属層２１ａｊｔ）なる３層構造にな
っており、かつ第１の配線層は素子分離領域上に、ヒ記
金槙シリサイド層２１ｂ及び金属層２１ａと同時に形成
され金属シリサイド層と金ＰＡＩｉｌｉの２層構造に形
成されている。
このように形成されたゲート電極は多結晶シリコン層２
１ｃと素子分離絶縁膜の高さが同一に形成されほぼ平坦
となっているため金属シリサイド層並びに金属膜表面も
平坦となり従来問題となった素子分離領域とグー）１ｍ
極との境界での段差はなくなり、かつグー）！他部分で
の膜厚が絶縁分離領域上の第１層配線より厚いため、遅
延時間は従来のものに比べ大幅に小さくすることができ
る。
１ｃと素子分離絶縁膜の高さが同一に形成されほぼ平坦
となっているため金属シリサイド層並びに金属膜表面も
平坦となり従来問題となった素子分離領域とグー）１ｍ
極との境界での段差はなくなり、かつグー）！他部分で
の膜厚が絶縁分離領域上の第１層配線より厚いため、遅
延時間は従来のものに比べ大幅に小さくすることができ
る。
゛まだ表面が平坦であることは装置の信頼性の上からも
効果が犬である。
効果が犬である。
第３図ｔａ）〜（ｆ）は本発明の一実施例の製造方法を
説明するために工程順に示した断面図である。本実施例
は次の工程により製造することができる。
説明するために工程順に示した断面図である。本実施例
は次の工程により製造することができる。
まず、第３図（ａ）に示すように、−導電型半導体基板
３５上に絶縁分離酸化ＰＡ３４のある素子分離領域３０
２及び絶縁分離酸化膜３４のない素子領域３０１を形成
する。
３５上に絶縁分離酸化ＰＡ３４のある素子分離領域３０
２及び絶縁分離酸化膜３４のない素子領域３０１を形成
する。
次に、第３図（ｂ）に示すよう°に、全面に多結晶シリ
コンＮ３１被着し、さらにその上に平坦化物質３６を形
成し表面を平坦化する。
コンＮ３１被着し、さらにその上に平坦化物質３６を形
成し表面を平坦化する。
次に、第３図（Ｃ）に示すように、表面をエツチング除
去して行き絶縁分離酸化膜３４の表面が無出する迄エツ
チング除去すると、素子領域４０１にのみ自己整合的に
多結晶シリコン層３１′が残る。
去して行き絶縁分離酸化膜３４の表面が無出する迄エツ
チング除去すると、素子領域４０１にのみ自己整合的に
多結晶シリコン層３１′が残る。
次に、第３図１ｄｌに示すように、全面に第２の多結晶
シリコン１１１３２、これに重ねて金属層３３を被着す
る。
シリコン１１１３２、これに重ねて金属層３３を被着す
る。
５−
次に、第３図（ｅ）に示すように、公知のホトエツチン
グ技術により第２の多結晶シリコン層３２′及び金属層
３３′のパターンを形成する。
グ技術により第２の多結晶シリコン層３２′及び金属層
３３′のパターンを形成する。
次に、第３図（ｆ）に示すように、熱処理を行ない第２
の多結晶シリコン３２′と金属３３′の一部をシリサイ
ド化して、図示のような多結晶シリコン層３１′、金属
シリサイド層３７．金属層３３′の３層構造のゲート電
極が完成する。
の多結晶シリコン３２′と金属３３′の一部をシリサイ
ド化して、図示のような多結晶シリコン層３１′、金属
シリサイド層３７．金属層３３′の３層構造のゲート電
極が完成する。
以上述べたとおり本方法によれば多結晶シリコン層は自
己整合的にしかも絶縁分離酸化膜上面と同一平面となる
よう形成することができ、従ってその上に形成される第
１配線層の表面も平坦に形成できる特長がある。
己整合的にしかも絶縁分離酸化膜上面と同一平面となる
よう形成することができ、従ってその上に形成される第
１配線層の表面も平坦に形成できる特長がある。
（発明の効果）
以上説明したとおり、本発明によれば、ゲート電極での
遅延時間が従来例の素子よりも非常に小さいため、本発
明の適用した素子により構成された装置では動作速度を
従来品より一段と向上させることができる。
遅延時間が従来例の素子よりも非常に小さいため、本発
明の適用した素子により構成された装置では動作速度を
従来品より一段と向上させることができる。
６−
第１図＋ａ） 、 （ｂ）は従来のＭＯ８型半導体装置
のゲート電極部の平面図及びその断面図、第２図（ａ）
。 （ｂ）は本発明の一実施例の平面図及びその断面図、第
３図（ａ）〜（ｆ）は本発明の一実施例の製造方法を説
明するために工程順に示した断面図でめる。 １・・・・・・ゲート電極、２，３・・・・・・拡散層
、４・・・・・・素子分離絶縁膜、５・・・・・・半導
体基板、２１・・・・・・ゲート電極、２１ａ・・・・
・・ゲート電極金属層、２１ｂ・・・・・・ゲート電極
金属／リサイド層、２１Ｃ・・・・・・ゲート電極多結
晶シリコン、２２，２３・・・・・・拡散層、２４・・
・・・・素子分離絶縁膜＆膜、２５・・・・・・半導体
基板、３１．３１’・・・・・・多結晶シリコン層、３
２．３２’・・・・・・多結晶シリコン層、３３．３３
’・・・・・・金属層、３４・・・・・・素子分離絶縁
膜、３５・・・・・・半導体基板、３６・・・・・・平
坦化物質、３７・・・・・・金属シリサイド層、３０１
・・・・・・素子領域、３０２・・・・・・素子分離領
域。 悸２区 第３図
のゲート電極部の平面図及びその断面図、第２図（ａ）
。 （ｂ）は本発明の一実施例の平面図及びその断面図、第
３図（ａ）〜（ｆ）は本発明の一実施例の製造方法を説
明するために工程順に示した断面図でめる。 １・・・・・・ゲート電極、２，３・・・・・・拡散層
、４・・・・・・素子分離絶縁膜、５・・・・・・半導
体基板、２１・・・・・・ゲート電極、２１ａ・・・・
・・ゲート電極金属層、２１ｂ・・・・・・ゲート電極
金属／リサイド層、２１Ｃ・・・・・・ゲート電極多結
晶シリコン、２２，２３・・・・・・拡散層、２４・・
・・・・素子分離絶縁膜＆膜、２５・・・・・・半導体
基板、３１．３１’・・・・・・多結晶シリコン層、３
２．３２’・・・・・・多結晶シリコン層、３３．３３
’・・・・・・金属層、３４・・・・・・素子分離絶縁
膜、３５・・・・・・半導体基板、３６・・・・・・平
坦化物質、３７・・・・・・金属シリサイド層、３０１
・・・・・・素子領域、３０２・・・・・・素子分離領
域。 悸２区 第３図
Claims (1)
- 一導電型半導体基板上に素子領域及び絶縁膜の突出した
素子分離領域を有し、前記素子領域にはゲート電極、前
記素子分離領域には第１層配線層を有するＭＯ８型半導
体装置において、前記ゲート電極はゲート酸化膜上に形
成されその上面が素子分離領域絶縁膜上面とほぼ平坦な
多結晶シリコン層と核多結晶シリコン層上に形成された
金属シリサイド層と該金属シリサイド層上て形成された
金属層よりなる３層構造を有し、前記第１．１配線層は
素子分離領域上に形成された金属シリサイド層と該金属
シリサイド層上に形成された金属層よりなる２層構造を
有することを特徴とするＭＯ８型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59071256A JPS60214569A (ja) | 1984-04-10 | 1984-04-10 | Ｍｏｓ型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59071256A JPS60214569A (ja) | 1984-04-10 | 1984-04-10 | Ｍｏｓ型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60214569A true JPS60214569A (ja) | 1985-10-26 |
Family
ID=13455447
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59071256A Pending JPS60214569A (ja) | 1984-04-10 | 1984-04-10 | Ｍｏｓ型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60214569A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6473638A (en) * | 1987-09-14 | 1989-03-17 | Nec Corp | Semiconductor integrated circuit device |
| US5442226A (en) * | 1992-04-27 | 1995-08-15 | Kabushiki Kaisha Toshiba | Bipolar transistor having an emitter electrode formed of polysilicon |
-
1984
- 1984-04-10 JP JP59071256A patent/JPS60214569A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6473638A (en) * | 1987-09-14 | 1989-03-17 | Nec Corp | Semiconductor integrated circuit device |
| US5442226A (en) * | 1992-04-27 | 1995-08-15 | Kabushiki Kaisha Toshiba | Bipolar transistor having an emitter electrode formed of polysilicon |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5753546A (en) | Method for fabricating metal oxide field effect transistors | |
| US5128745A (en) | Semiconductor device with thin film resistor | |
| JPS6118167A (ja) | 半導体装置 | |
| JPS61134072A (ja) | Ｍｏｓ型ｆｅｔのゲ−ト構造 | |
| JPS60214569A (ja) | Ｍｏｓ型半導体装置 | |
| JPH05121727A (ja) | 半導体装置及びその製造方法 | |
| JPS6387762A (ja) | 半導体装置の製造方法 | |
| JPH0322567A (ja) | 半導体装置およびその製造方法 | |
| KR960006339B1 (ko) | 반도체장치의 제조방법 | |
| JPH0260167A (ja) | 半導体装置 | |
| JPS5931216B2 (ja) | 半導体装置の製造方法 | |
| JPS58197882A (ja) | 半導体装置の製造方法 | |
| KR100565840B1 (ko) | 반도체소자 및 그의 제조방법 | |
| JPS581542B2 (ja) | 半導体集積回路の製造方法 | |
| JPH0222843A (ja) | 半導体装置 | |
| JPH02129924A (ja) | 配線部材及びその製造方法 | |
| JPS60121769A (ja) | Ｍｉｓ半導体装置の製法 | |
| JPS59229866A (ja) | 半導体装置 | |
| JPS6151917A (ja) | 半導体装置の製造方法 | |
| JPS61203653A (ja) | 配線の接続方法 | |
| JPH0474457A (ja) | 半導体装置及びその製造方法 | |
| JPS6298669A (ja) | 半導体集積回路装置 | |
| JPH0396237A (ja) | 半導体装置の製造方法 | |
| JPH02170569A (ja) | Ｍｏｓ型半導体集積回路 | |
| JPS62242335A (ja) | 半導体集積回路の素子分離領域の形成方法 |