JPS6298669A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［技術分野］ 本発明は、半導体集積回路装置に関するものであり、特
に、半導体集積回路装置の能動素子に関するものである
。

［背景技術］ ｓＰ導体基板の表面に構成した第ｌＭＩＳＦＥＴの上に
さらに第２　Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔを構成することが
考えられる。この第２Ｍｌ５ＦＥＴのソース、トレイン
領域は、半導体基板上に形成した多結晶シリコン層の所
定部分に不純物を導入して形成すればよい。また前記第
２ＭＴＳ［”ＥＴのチャネル領域はソース、ドレイン領
域間に不純物を導入しない領域を設けて形成すればよい
。

本発明者は、前記第２Ｍｌ５ＦＥＴを検討した結果、チ
ャネル領域がソース、ドレイン領域と同じ膜厚のため非
導通状態時のリーク電流が増大するという問題点を見出
した。

なお、ＭＩＳＦＥ”「のソース、ドレイン領域を多結晶
シリコン層で形成する技術については、例えば、特願昭
５９−１５２９９８号に記載されている。

［発明の目的］ 本発明の目的は、ＭＩＳＦＥＴの電気的特性の向上を図
る技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。

［発明の概要］ 本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりで〆らる。

すなわち、ＭＴＳＦＥＴのソース、ドレイン領域を絶Ｂ
膜上の導電層によって構成し、このソース、トレイン領
域である導電層より薄い導電層でチャネル領域を構成し
たものである。

以下１本発明の構成について、実施例とともに説明する
。

［大Ｉβ１例］ 第１図はソース、ドレイン領域及びチャネル領域を半導
体基板の表面に形成した第ｌＭＩＳＦＥＴと、この第ｌ
ＭＩＳＦＥＴの上に設けられ、ソース、ドレイン領域及
びチャネル領域が導電層からなる第２Ｍｌ５ＦＥＴとを
示す平面図、第２図は第１図の第２Ｍｌ５ＦＥＴのみを
示した平面図、第３図は第１図のＡ−Δ切断線における
断面図である。なお、第１図及び第２図は前記第１及び
第２Ｍｌ５ＦＥＴの構成を見易すくするため、フィ−ル
ド絶縁膜以外の絶縁膜を図示していない。

第１図乃至第３図において、Ｐ−型単結晶シリコンから
なる半導体基板１の表面に酸化シリコン膜からなるフィ
ールド絶縁膜２が設けてあり、このフィールド絶縁膜２
の下の基板１の表面にｐ型チャネルストッパ領域３を設
けている。

本実施例では基板ｌの表面に第ｌＭＩＳＦＥＴを構成し
、この第１　Ｍ　Ｉ　Ｓ　ＦＥＴの上に第２Ｍｌ５ＦＥ
Ｔを構成している。前記第ｌＭＩＳＦＥＴは基板１表面
のソース、ドレイン領域であるｎ°型半導体領域４．酸
化シリコン膜からなるゲート絶縁膜５及び多結晶シリコ
ン層からなるゲート電極６とで構成している。なお、ゲ
ート電極６は多結晶シリコン層に限定されるものではな
（、Ｍｏ。

Ｗ、Ｔａ、Ｔｉ等の高融点金ａ膜または前記高融点金属
のシリサイド膜で形成してもよい。さらに。

多結晶シリコン層の上に前記高融点全屈膜またはシリサ
イド膜を設けた２層膜としてもよい。ソース、ドレイン
領域であるｒｌ’型半導体領域４にはアルミニウム層か
らなる導電層７が接続孔８を通して接続している。導゛
１電層７はリンシリケートガラス（ＰＳＧ）等からなる
絶縁膜９によってグー１〜屯瞳６から絶縁しである。導
電層７の上をＰＳＧ、窒化シリコン膜等からなる絶縁膜
１０が覆っている。

本実施例は、前記基板１の表面に構成した第１Ｍｌ５Ｆ
Ｅ’ｒ（７）上に第２Ｍｌ５ＦＥＴを構成シテいろ。第
２Ｍｌ５ＦＥＴは、　ｎ’型多結晶シリコン層からなる
ソース、ドレイン領域１１．低抵抗化のための不純物を
導入していない多結晶シリコン層からなるチャネル領域
１２、酸化シリコン膜からなるゲート絶縁膜１３及び多
結晶シリコン層からなるゲート？１Ｈ４１４とで構成し
ている。ゲート電極１４は、チャネル領域１２及びソー
ス、ドレイン領域１１の上に設けられている。ゲート電
極１４の膜厚は、２０００〜３０００　［λコ程度であ
る。ゲートな極１４とチャネル領域１２の間はゲート絶
縁膜１３によって絶縁してあり、ソース。

ドレイン領域１１との間は酸化シリコン膜からな）る絶
縁膜１５によって絶縁しである。ゲート絶縁１１Ｊ１３
の膜厚は、５００［λコ程度であり、絶縁膜１５の膜厚
は１０００［λコ程度である。本実施例のゲート電極１
４は、第２図に示すように、チャネル長方向に長くしで
あるが、これに限定さ４ｔない。チャネル長方向と交差
する方向に長い平面パターンとして、チャネル領域１２
の上に設けてもよい。この場合、ゲート電極１４の側部
がソース領域１１及びドレイン領域１１の端部にかかる
パターンとする。ソース、トレイン領域１１は絶縁膜ｌ
Ｏ上に設けてあり、主にゲート電極１４の直下の部分で
ある。ゲート電極１４の下の部分以外の部分の多結晶シ
リコン層は、主に配線として使用している。すなわち、
ソース、ドレイン領域１１と、配線として使用している
部分とは、同一層の多結晶シリコン層からなり、かつ一
体に形成しである。ソース、ドレイン領域１１及びそれ
と一体の配線として使用している多結晶シリコン層の膜
厚は、２０００〜３０００　［λ］程度の膜厚を有して
いる。チャネル領域１２は絶縁膜１０上のソース、ドレ
イン領域１１間にそのソース。

ドレイン領域１１と一体に形成してあり、またその幅、
すなわちチャネル長方向と交差する方向における幅はゲ
ート電極１４と略同じである。チャネル領域１２の膜厚
は＋　　１０００　ｃλ］ｐ１．度である。なお、ゲー
ト絶縁膜１３は、チャネル領域１２のＬ面及び側面に設
けであるので、その平面パターンはチャネル領域１２と
同様である。すなわち、グー１−絶縁膜１３はチャネル
長方向においては、ソース、ドレイン領域１１間の長さ
と略同じであり、チャネル長方向と交差する方向におい
てはゲート電極１４の幅と略同じである。

前記のように、チャネル領域１２の膜厚をソース、ドレ
イン領域１１より薄くしたことによ１ｊ、チャネル領域
１２を流れるリーク電流が低減するので、Ｍ　Ｉ　Ｓ　
ＦＥＴの電気的特性の向」−を図ることができる。

ソース、ドレイン領域１１には、アルミニラ１３層から
なる導電層１６が接続孔１７を通して接続している。同
様に、グー１−電極１４の端部にアルン領桟１１間及び
導電層１６とグー１〜電極１４の間はＰＳＧ等からなる
絶縁１漠１８によって絶縁している。絶縁膜１８の膜厚
は、６０００〜８０００［入］程度である。

次に、主に前記第２Ｍｌ５ＦＥＴ、すなオ〕ちソース、
ドレイン領域１１及びチャネル領域１２を多結晶シリコ
ン層で形成したＭ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔの製造方法を説
明する。

第４図乃至第１０図は、製造工程における前記第２　Ｍ
　Ｉ　Ｓ　Ｆ　Ｅ　Ｔの平面図又は断面図である。

第４図に示すように、基板１上に周知の技術によってフ
ィールド絶縁膜２．Ｐ型チャネルストッパ領域３、ソー
ス、ドレイン領域であるｒｌ’型半導体領域４．グー１
−絶ｇ（膜５．ゲー１〜電極６．導電層７、接続孔８、
絶縁膜９及び絶縁膜１０を形成する。なお、この基板１
に形成したＭＩＳＦＥＴ及びそれに接続している導電層
７は、以後の説明に用いる平面図に図示していない。

次に、第５図及び第６図に示すように、例えばＣＶＤに
よって絶縁膜１０上の全面に多結晶シリコン層１９を形
成し、この多結晶シリコン層１９をレジストマスクを用
いたエツチングによってソース、ドレイン領域１１及び
そのソース、ドレイン領域１１と一体の配線とを合せた
パターンにパターニングする。エツチングマスクは、エ
ツチングの後に除去する。なお、前記多結晶シリコン層
１９には１例えばイオン打込みによってリン等のｎ型不
純物を導入する。また、多結晶シリコン層１９のパター
ンは、ソース、ドレイン領域１１及び配線の最終的なパ
ターン、すなわちＴＸＪ造工程終了時のパターンより大
きいパターンに形成する。

これは、ｙｔにチャネル領域１２を形成するためのエツ
チングによって再度パターニングするからである。しか
し、ソース領域１１とドレイン領域１１間の距離、すな
わちチャネル長は後のエツチングによって変ることがな
いため、前記パターニング時に所定の長さにする。

次に、第７図に示すように、例えばＣＶＤによちて基板
１上の全域に多結晶シリコンｐ！Ｊ２０を１０００［Ａ
］程度の膜厚に形成する。この多結晶シリシ層２０は、
後にチャネル領域１２となるので、この工程では低抵抗
化のための不純物を導入しない。但し、ＭＴＳＦＥＴの
しきい値電圧等の調整のため微量のｐ又はｎ型の不純物
を導入してもよい。

次に、第８図に示すように、先に形成した多結晶シリコ
ン層２０の上にレジストマスク２１を形成する。このレ
ジストマスク２１は下層の多結晶シリコン層１９の上部
においてはソース、ドレイン領域１１及び配線のパター
ンとし、上層の多結晶シリコン層２０のチャネル領域１
２となる部分の上においてはチャネル領域１２のパター
ンとなるようにする。なお、チャネル領域１２のチャネ
ル長方向と交差する方向における幅は、ゲート電極１４
形成時のマスク合せ余裕を考慮して、ゲー）’Ｑｔ４１
４の幅よりマスク合せ余裕部だけ大きくする。次に、レ
ジストマスク２１から露出していこのエツチングの後に
、レジストマスク２１を除去する。

次に、第９図に示すように、アニールによって下層の多
結晶シリコンＮ１９から上層の多結晶シリコン層２０中
にｎ型不純物を拡散させる。上層の多結晶シリコンＭ２
０のチャネル領域１２である部分にはｎ型不純物が導入
されず、それ以外の部分にはｎ型不純物が導入される。

すなわち、このアニール工程でチャネル領域１２が完成
する。

次に、第１０図に示すように、ソース、ドレイン領域１
１及びそれと一体に形成した配線の露出している表面を
酸化して絶縁膜１５を形成し、またチャネル領域１２の
露出している表面を酸化してゲート絶縁膜１３を形成す
る。５ＥＬＯＣ５酸化である。この後、例えばＣＶＤに
よって基板１上に多結晶シリコン層を形成し、この多結
晶シリコンＷＪをレジストマスクを用いたエツチングに
よってパターニングしてゲート電極１４を形成する。

レジストマスクは、エツチングの後に除去する。

、゛ １、ゲート電極１４には、低抵抗化のためのｎ型不純物
１例えばリンをイオン打込み等によって導入する。次に
、例えばＣＶＤによるＰＳＧを用いて絶縁膜１８を形成
する。次に、レジストマスクを用いたエツチングによっ
て絶縁膜１８を選択的に除去して接続孔１７を形成する
。レジストマスクは、エツチングの後に除去する。次に
、例えばスパッタによって基板１上の全面にアルミニウ
ム層を形成し、このアルミニウム層をレジストマスクを
用いたエツチングによってパターニングして導電層１６
を形成する。エツチングマスクは、エツチングの後に除
去する。この後１図示していないが。

最終保護膜として、例えばＣＶＤによってＩ）　Ｓ　Ｇ
　。

窒化シリコン膜等を積層する。

［効果コ 本願によって開示された新規な技術によれば、次の効果
を得ろことができる。

（１）、導電層でソース、ドレイン領域及びチャネル領
域を形成したＭ　Ｉ　Ｓ　ＦＥＴにおいて、チャにおけ
る断面積が縮小されるので、前記ＭＩＳＦＥＴの非導通
時におけるリーク電流を低減することができる。

（２）、前記（１）により、前記ＭＩＳＦＥＴを備えた
半導体集積回路装置の電気的信頼性の向上を図ることが
できる。

（３）、ソース、ドレイン領域を形成するための導電層
を、チャネル領域を形成するための導電層と異る層とし
たことにより、チャネル領域の膜厚が薄くともソース、
ドレイン領域及び配線の膜厚を厚くできるので、前記ソ
ース、ドレイン領域及び配線の抵抗値を低減することが
できる。

以上、本発明を実施例にもとずき具体的に説明したが、
本発明は前記実施例に限定されるものではなくその要旨
を逸脱しない範囲において種々変形可能であることはい
うまでもない。

【図面の簡単な説明】

第１図及び第２図は、本発明の一実施例のＭＩＳ　ＦＥ
Ｔの平面図、 第３図は、第１図のＡ−Ａ切断線における断面図である
。 第４図乃至第１０図は、前記ＭＩＳＦＥＴの製造工程に
おける平面図又は断面図である。 １・゛・基板、２・・・フィールド絶縁膜、３・・・チ
ャネルストッパ領域、４・・・半導体領域、５．１３・
・・ゲート絶縁膜、６．１４・・・ゲート電極、７．１
６・・・導電層、８，１７・・・接続孔、９．１０．１
５．１８・・・絶縁膜、１１・・ソース、ドレイン領域
、１２・・・チャネル領域、１９．２０・・・多結晶シ
リコン層。 ２１・・・レジストマスク。 ｋ　　　　　ト 第　　３　　図 第　　４　　図 坑６図 第　　７　　図 第　　８　　図 第　　９　　図 第　１０１

Claims (1)

1. 【特許請求の範囲】 １、ソース、ドレイン領域が半導体基板上の離隔した２
   つの第１導電層からなり、チャネル領域が前記離隔した
   ２つの第１導電層間に設けられ、かつ第１導電層より膜
   厚の薄い第２導電層からなるＭＩＳＦＥＴを備えたこと
   を特徴とする半導体集積回路装置。 ２、前記第１導電層及び第２導電層は、多結晶シリコン
   層であることを特徴とする特許請求の範囲第１項記載の
   半導体集積回路装置。 ３、前記ＭＩＳＦＥＴのゲート電極は、チャネル領域で
   ある第２導電層の上のゲート絶縁膜の上に設けた第３導
   電層からなることを特徴とする特許請求の範囲第１項記
   載の半導体集積回路装置。 ４、前記チャネル領域である第２導電層には低抵抗化の
   ための不純物を導入していないことを特徴とする特許請
   求の範囲第１項記載の半導体集積回路装置。