JPH02170569A - Ｍｏｓ型半導体集積回路 - Google Patents
Ｍｏｓ型半導体集積回路Info
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- JPH02170569A JPH02170569A JP63326758A JP32675888A JPH02170569A JP H02170569 A JPH02170569 A JP H02170569A JP 63326758 A JP63326758 A JP 63326758A JP 32675888 A JP32675888 A JP 32675888A JP H02170569 A JPH02170569 A JP H02170569A
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- JP
- Japan
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- gate electrode
- insulating film
- opening
- electrode wiring
- integrated circuit
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＭＯＳ型半導体集積回路に関する。
従来、ＭＯＳ型半導体集積回路のゲート電極配線と半導
体基板に設けられた拡散層とを電気的に接続させる場合
、例えばＮ型の多結晶シリコンよりなるゲート電極配線
とＮ型拡散層とを接続する場合、Ｎ型拡散層上の絶縁膜
に開口を設けた後、多結晶シリコン層を堆積し、リン拡
散等により前記多結晶シリコン層をＮ型化した後、パタ
ーニングし、ゲート電極配線を形成していた。
体基板に設けられた拡散層とを電気的に接続させる場合
、例えばＮ型の多結晶シリコンよりなるゲート電極配線
とＮ型拡散層とを接続する場合、Ｎ型拡散層上の絶縁膜
に開口を設けた後、多結晶シリコン層を堆積し、リン拡
散等により前記多結晶シリコン層をＮ型化した後、パタ
ーニングし、ゲート電極配線を形成していた。
上述した従来のゲート電極配線とＮ型拡散層との接続方
法は、埋込コンタクト法と呼ばれている。この従来の埋
込コンタクト法は、Ｎ型拡散層上に設けられた開口内部
にゲート電極配線を形成するので、ゲート電極配線とな
る多結晶シリコン層をドライエツチング法でパターニン
グする場合、このドライエツチング時に半導体基板とし
て用いられているシリコン基板も同時にエツチングされ
、ゲート電極配線で覆われていない前記Ｎ型拡散層上の
開口部が蝕刻される。この為、Ｎ型拡散層の一部が失な
われ、Ｎ型拡散層の接合リーク電流が増大すると共に、
ゲート電極配線形成後に被着する眉間絶縁膜形状が、前
記のドライエツチング時に蝕刻された開口部において非
常に悪化するという欠点がある。
法は、埋込コンタクト法と呼ばれている。この従来の埋
込コンタクト法は、Ｎ型拡散層上に設けられた開口内部
にゲート電極配線を形成するので、ゲート電極配線とな
る多結晶シリコン層をドライエツチング法でパターニン
グする場合、このドライエツチング時に半導体基板とし
て用いられているシリコン基板も同時にエツチングされ
、ゲート電極配線で覆われていない前記Ｎ型拡散層上の
開口部が蝕刻される。この為、Ｎ型拡散層の一部が失な
われ、Ｎ型拡散層の接合リーク電流が増大すると共に、
ゲート電極配線形成後に被着する眉間絶縁膜形状が、前
記のドライエツチング時に蝕刻された開口部において非
常に悪化するという欠点がある。
本発明は、半導体基板に少くとも二つのＭＯＳトランジ
スタが形成され表面が絶縁膜・で覆われているＭＯＳ型
半導体集積回路において、一方のＭＯＳトランジスタの
ソース・ドレイン領域上の前記絶縁膜に設けられた開口
部と、該開口部を埋め他方のＭＯＳ）−ランジスタのゲ
ート電極配線と側面同士で電気的に接続する導電層とを
備えたものである。
スタが形成され表面が絶縁膜・で覆われているＭＯＳ型
半導体集積回路において、一方のＭＯＳトランジスタの
ソース・ドレイン領域上の前記絶縁膜に設けられた開口
部と、該開口部を埋め他方のＭＯＳ）−ランジスタのゲ
ート電極配線と側面同士で電気的に接続する導電層とを
備えたものである。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図（ａ）、（ｂ）は本発明の一実施例の平面図及び
Ａ−Ａ′線断面図である。
Ａ−Ａ′線断面図である。
比抵抗０．０１Ω・ｍのＰ型シリコン基板１に、後でチ
ャネルストッパーとなるＰ型頭域を形成しておき、通常
の局所酸化法を用いてＰ型チャネルストッパー２、厚さ
５００ｎｍのフィールド酸化膜３、厚さ２５Ωｍのゲー
ト酸化膜４，５を形成する。多結晶シリコン層を堆積し
、ホトリソグラフィ法を用いて選択エッチしてゲート電
極配！ｉ６．７を形成する。ゲート電極配線６，７をマ
スクにしてイオン注入し、層抵抗５０Ω／口のＮ型ソー
スｒドレイン領域８ａ、８ｂ、９ａ、９ｂを形成する。
ャネルストッパーとなるＰ型頭域を形成しておき、通常
の局所酸化法を用いてＰ型チャネルストッパー２、厚さ
５００ｎｍのフィールド酸化膜３、厚さ２５Ωｍのゲー
ト酸化膜４，５を形成する。多結晶シリコン層を堆積し
、ホトリソグラフィ法を用いて選択エッチしてゲート電
極配！ｉ６．７を形成する。ゲート電極配線６，７をマ
スクにしてイオン注入し、層抵抗５０Ω／口のＮ型ソー
スｒドレイン領域８ａ、８ｂ、９ａ、９ｂを形成する。
厚さ５００ｎｍの眉間絶縁膜１０をＣＶＤ法によって堆
積する。
積する。
次に、ソース・ドレイン領域８ｂの上の眉間絶縁膜１０
、多結晶シリコンのゲート電極配線７、ゲート絶縁膜４
を順次選択エラチンして１×１．５μｍ２の開口を設け
、ここに多結晶シリコン層１１を厚さ４００ｎｍに堆積
する。この多結晶シリコン層１１は、ゲート電極配線７
と側面の一部で接触し、電気的に接続し、従ってゲート
電極配線７とＮ型ソース・トレイン領域８ｂとを電気的
に接続する。このように、眉間絶縁膜及びゲート酸化膜
に開口部を設け、ここに導電材料を埋込んで、その側面
とゲート電極配線の側面とを接続させることによってソ
ース・ドレイン領域とゲート電極配線を接続することが
この発明の特長である。
、多結晶シリコンのゲート電極配線７、ゲート絶縁膜４
を順次選択エラチンして１×１．５μｍ２の開口を設け
、ここに多結晶シリコン層１１を厚さ４００ｎｍに堆積
する。この多結晶シリコン層１１は、ゲート電極配線７
と側面の一部で接触し、電気的に接続し、従ってゲート
電極配線７とＮ型ソース・トレイン領域８ｂとを電気的
に接続する。このように、眉間絶縁膜及びゲート酸化膜
に開口部を設け、ここに導電材料を埋込んで、その側面
とゲート電極配線の側面とを接続させることによってソ
ース・ドレイン領域とゲート電極配線を接続することが
この発明の特長である。
このように、眉間絶縁膜及びゲート絶縁膜に開口部を設
け、導電材料を埋込む構造にすることによって、ゲート
電極のパターニング時に蝕刻されることがなく、品質の
劣化、信頼性の低下を防ぐことができる。
け、導電材料を埋込む構造にすることによって、ゲート
電極のパターニング時に蝕刻されることがなく、品質の
劣化、信頼性の低下を防ぐことができる。
上記実施例では、開口部に埋込む導電材料として多結晶
シリコンを用いたが、金属材料でも良いことは明らかで
ある。
シリコンを用いたが、金属材料でも良いことは明らかで
ある。
以上説明したように、本発明は、半導体基板上の眉間絶
縁膜に設けられた開口部に埋設され導電材料により眉間
絶縁膜下の配線と接続させるので、半導体基板がゲート
電極配線のパターニング時に蝕刻されることがなく、さ
らにゲート電極配線と半導体基板に形成された拡散層と
を接続する場合、開口が導電材料で埋込まれているので
平坦化が同時に可能になるという効果を有する。
縁膜に設けられた開口部に埋設され導電材料により眉間
絶縁膜下の配線と接続させるので、半導体基板がゲート
電極配線のパターニング時に蝕刻されることがなく、さ
らにゲート電極配線と半導体基板に形成された拡散層と
を接続する場合、開口が導電材料で埋込まれているので
平坦化が同時に可能になるという効果を有する。
第１図（ａ）、（ｂ）は本発明の一実施例の平面図及び
Ａ−Ａ’線断面図である。 １・・・Ｐ型シリコン基板、２・・・Ｐ型チャネルスト
ッパー ３・・・フィールド酸化膜、４，５・・・ゲー
ト酸化膜、６，７・・・ゲート電極配線、８ａ、８ｂ。 ９ａ、９ｂ・・・Ｎ型ソース・ドレイン領域、１０・・
・層間絶縁膜、１１・・・多結晶シリコン層。
Ａ−Ａ’線断面図である。 １・・・Ｐ型シリコン基板、２・・・Ｐ型チャネルスト
ッパー ３・・・フィールド酸化膜、４，５・・・ゲー
ト酸化膜、６，７・・・ゲート電極配線、８ａ、８ｂ。 ９ａ、９ｂ・・・Ｎ型ソース・ドレイン領域、１０・・
・層間絶縁膜、１１・・・多結晶シリコン層。
Claims (1)
- 半導体基板に少くとも二つのＭＯＳトランジスタが形成
され表面が絶縁膜で覆われているＭＯＳ型半導体集積回
路において、一方のＭＯＳトランジスタのソース・ドレ
イン領域上の前記絶縁膜に設けられた開口部と、該開口
部を埋め他方のＭＯＳトランジスタのゲート電極配線と
側面同士で電気的に接続する導電層とを備えたことを特
徴とするＭＯＳ型半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63326758A JPH02170569A (ja) | 1988-12-23 | 1988-12-23 | Ｍｏｓ型半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63326758A JPH02170569A (ja) | 1988-12-23 | 1988-12-23 | Ｍｏｓ型半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02170569A true JPH02170569A (ja) | 1990-07-02 |
Family
ID=18191359
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63326758A Pending JPH02170569A (ja) | 1988-12-23 | 1988-12-23 | Ｍｏｓ型半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02170569A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07273211A (ja) * | 1994-03-30 | 1995-10-20 | Nec Corp | 半導体集積回路装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59171140A (ja) * | 1983-03-17 | 1984-09-27 | Nec Corp | 半導体装置 |
-
1988
- 1988-12-23 JP JP63326758A patent/JPH02170569A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59171140A (ja) * | 1983-03-17 | 1984-09-27 | Nec Corp | 半導体装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07273211A (ja) * | 1994-03-30 | 1995-10-20 | Nec Corp | 半導体集積回路装置 |
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