JPS61134072A - Ｍｏｓ型ｆｅｔのゲ−ト構造 - Google Patents

Ｍｏｓ型ｆｅｔのゲ−ト構造

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JPS61134072A
JPS61134072A JP59256939A JP25693984A JPS61134072A JP S61134072 A JPS61134072 A JP S61134072A JP 59256939 A JP59256939 A JP 59256939A JP 25693984 A JP25693984 A JP 25693984A JP S61134072 A JPS61134072 A JP S61134072A
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high melting
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silicide
film
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Kazuo Endo
遠藤　和夫
Tatsuro Mitani
三谷　達郎
Noboru Noda
野田　昇
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Toshiba Corp
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    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
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    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （発明の技術分野） 本発明は、ＭＯＳ型ＦＥＴのゲート構造に関する。
〔発明の技術的背景〕
従来、ＭＯＳ型ＦＥＴのゲート構造としては、例えば第
３図に示すものが使用されている。図中１は、シリコン
基板２上に形成されたゲート酸化膜である。ゲート酸化
１１１の所定ＷＡ域上には、ゲート電極３が形成されて
いる。ゲート電極３の材質は、ゲート形成後の高温工程
に耐えられる多結晶シリコンや高融点シリサイドが使用
されている。
〔背景技術の問題点〕
このように構成されたＭＯＳ型ＦＥＴのゲート構造ｌに
よれば、ゲートＮ極３の抵抗率が十分には小さくないた
め、ゲート抵抗による周波数特性の制限を受ける。つま
り、Ｖ）−ＩＦ帯以上の高周波帯域での動作が低下して
良好な電力利得を得ることができない問題があった。
〔発明の目的〕
本発明は、耐熱性、耐薬品性、耐酸化性及び高周波特性
に優れたＭＯＳ型ＦＥＴのゲート構造を提供することを
目的とするものである。
〔発明の概要） 本発明は、高融点金属層の表面及び裏面、或は高融点金
属層の表面全面を高融点シリサイド層で覆うようにした
ことにより、耐熱性、耐薬品性、耐酸化性及び高周波特
性に優れたＭＯＳ型ＦＥＴのゲート構造である。
（発明の実施例） 以下、本発明の実施例について図面を参照して説明する
。
第１図は、本発明の一実施例の断面図である。図中２０
は、シリコン基板である。シリコン基板２０上は、酸化
膜からなるゲート絶縁ｇ１２１が形成されている。半導
体基板２０のゲート絶縁膜となる部分の上方のゲート絶
縁膜２１上には、高融点シリサイド層２２を介して低抵
抗の高融点金属からなるゲート電極２３が形成されてい
る。ゲート電極２３は、上面及び側面の全露出表面が高
融点シリサイド）１２２で覆われている。高融点シリサ
イド層２２は、例えばＭＯシリサイド、Ｔｉシリサイド
で形成されている。高融点金属からなるゲート電極２３
は、ＭＯ１７ｉ等の金属で形成されている。
このように構成されたＭＯＳ型ＦＥＴのゲート構造Ｌ１
によれば、ゲート電極２３が低抵抗の高融点金属で形成
されているので、極めて良好な高周波特性を発揮させる
ことができる。しかもゲート電極２３は、＾融点シリサ
イド層２２で完全に覆われているので、耐熱性、耐薬品
性、耐酸化性を高めて素子の信頼性を著しく向上させる
ことができる。
なお、本発明の他の実施例として第２図に示す如く、ゲ
ート電極２３の側面の領域を除いた上面と下面だけを高
融点シリサイド層２２で覆うようにしたＭＯＳ型ＦＥＴ
のゲート構造１史としてもよい。
次に、第１図に示したＭＯＳ型ＦＥＴのゲート構造１５
−の製造方法について説明する。　まず、第４図（Ａ）
に示す如く、シリコンからなる半導体基板２０上に熱酸
化法等により、所定の膜厚で酸化膜からなるゲート絶縁
膜２１を形成する。
次に、同図（Ｂ）に示す如く、ゲート絶縁膜２１上に例
えばＭＯシリサイドからなる高融点シリサイド層２２、
ＭＯからなるゲート電極２３、高融点シリサイド層２２
をスパッタ法で順次形成する。次いで、最上層の高融点
シリサイド層２２上に半導体基板２０のゲート領域に対
応して所定パターンのレジスト膜３１を形成する。
次に、同図（Ｃ）に示す如く、レジスト１１３１をマス
クにしてエツチングを施し、ゲート電極２３の上面及び
下面を高融点シリサイド層２２で覆った状態のものを形
成してレジスト［１１３１を除去する。
次に、同図（Ｄ）に示す如く、ゲート電極２３の露出面
及びその上面の高融点シリサイド層２２を覆うようにし
てゲート絶縁１１２１上に、再び高融点シリサイド層２
２をスパッタ法で形成する。
然る後、同図（Ｅ）に示す如く、異方性を有する反応性
イオンエツチングにより高融点シリサイド層２２にエツ
チングを施し、ゲート電極２３の上面及び側面の領域を
高融点シリサイド層２２で覆ったＭＯＳ型ＦＥＴのゲー
ト構造２５を得る。
〔発明の効果〕
以上説明した如く、本発明に係るＭＯＳ型ＦＥＴのゲー
ト構造によれば、耐熱性、耐薬品性、耐酸化性及び高周
波特性を高めて素子の信頼性を向上させることができる
ものである。
【図面の簡単な説明】
第１図は、本発明の一実施例の断面図、第２図は、本発
明の他の実施例の断面図、第３図は、従来のＭＯＳＩＦ
ＥＴのゲート構造の断面、第４図は、本発明の実施例の
ＭＯＳ型ＦＥＴのゲート構造の製造方法を示す説明図で
ある。 ２０・・・半導体基板　２１・・・ゲ−ト絶縁膜１１　
２２・・・高融点シリサイド層　２３・・・ゲート電極
　１１．１１・・・ＭＯＳ型ＦＥＴのゲート構造出願人
代理人　弁理士　鈴江武彦 第１図 第２図 第３図 旦 第４図

Claims (1)

  1. 【特許請求の範囲】 １、一導電型の半導体基板上に形成された絶縁膜と、該
    半導体基板のゲート領域の上方の前記絶縁膜上にその表
    面及び裏面を高融点シリサイド層でサンドイッチ状に覆
    われて形成された高融点金属層からなるゲートとを具備
    することを特徴とするＭＯＳ型ＦＥＴのゲート構造。 ２、高融点シリサイド層がＭｏシリサイド、Ｔｉシリサ
    イドで形成されている特許請求の範囲第１項記載のＭＯ
    Ｓ型ＦＥＴのゲート構造。 ３、高融点金属層の側面の領域が高融点シリサイド層で
    覆われている特許請求の範囲第２項記載のＭＯＳ型ＦＥ
    Ｔのゲート構造。
JP59256939A 1984-12-05 1984-12-05 Ｍｏｓ型ｆｅｔのゲート構造の製造方法 Expired - Lifetime JPH0697693B2 (ja)

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