JPH0474457A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH0474457A JPH0474457A JP2187250A JP18725090A JPH0474457A JP H0474457 A JPH0474457 A JP H0474457A JP 2187250 A JP2187250 A JP 2187250A JP 18725090 A JP18725090 A JP 18725090A JP H0474457 A JPH0474457 A JP H0474457A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的コ
（産業上の利用分野）
本発明は半導体装置及びその製造方法に関するもので、
特に微細配線を有する高密度ＬＳＩに使用されるもので
ある。
特に微細配線を有する高密度ＬＳＩに使用されるもので
ある。
（従来の技術）
従来、半導体装置、例えばビット線か形成されたＤＲＡ
Ｍのメモリセルは、第８図（ａ）乃至（Ｃ）に示すよう
な構造をしている。ここで、同図（ｂ）は同図（ａ）の
Ａ−Ａ’線に沿う断面図、同図（ｃ）は同図（ａ）のＢ
−Ｂ’線に沿う断面図である。また、７０１はＰ型半導
体基板、７０２は素子分離酸化膜、７０３は酸化シリコ
ン膜、７０４はＭＯＳＦＥＴのゲート電極、７０５はＮ
型拡散層、７０６Ａ、７０６Ｂは層間絶縁膜、７０７Ａ
、７０７Ｂはコンタクトホール、７０８はコンデンサの
下部電極、７０９はキャパシタ絶縁膜、７１０はコンデ
ンサの上部電極、７１１はビット線である。
Ｍのメモリセルは、第８図（ａ）乃至（Ｃ）に示すよう
な構造をしている。ここで、同図（ｂ）は同図（ａ）の
Ａ−Ａ’線に沿う断面図、同図（ｃ）は同図（ａ）のＢ
−Ｂ’線に沿う断面図である。また、７０１はＰ型半導
体基板、７０２は素子分離酸化膜、７０３は酸化シリコ
ン膜、７０４はＭＯＳＦＥＴのゲート電極、７０５はＮ
型拡散層、７０６Ａ、７０６Ｂは層間絶縁膜、７０７Ａ
、７０７Ｂはコンタクトホール、７０８はコンデンサの
下部電極、７０９はキャパシタ絶縁膜、７１０はコンデ
ンサの上部電極、７１１はビット線である。
なお、上記メモリセル上には、通常、平坦化された層間
絶縁膜、例えばＢＰＳＧ膜か形成される。
絶縁膜、例えばＢＰＳＧ膜か形成される。
また、前記絶縁膜上には、金属（例えばＡ、Ｑ）配線か
形成される。さらに、前記金属配線上にはパッシベーシ
ョン膜が形成され、ＤＲＡＭか完成する。以下、ＤＲＡ
Ｍが完成するまでの製造方法を第８図乃至第１０図を参
照しなから説明する。
形成される。さらに、前記金属配線上にはパッシベーシ
ョン膜が形成され、ＤＲＡＭか完成する。以下、ＤＲＡ
Ｍが完成するまでの製造方法を第８図乃至第１０図を参
照しなから説明する。
まず、第８図に示すように、Ｐ型半導体基板７０１上に
素子分離酸化膜７０２を形成する。また、Ｐ型半導体基
板７０１の素子領域上に酸化シリコン膜７０３、ゲート
電極７０４、及びＮ型拡散層７０５をそれぞれ周知の方
法で形成し、ＭＯＳＦＥＴを形成する。全面に層間絶縁
膜７０６Ａを形成した後、Ｎ型拡散層（ソース）７０５
へ達するコンタクトホール７０７Ａを開孔スる。また、
コンタクトホール７０７Ａ上にコンデンサの下部電極７
０８、キャパシタ絶縁Ｈ７０９、及びコンデンサの上部
電極７１０を形成し、ＤＲＡＭのセルキャパシタを形成
する。
素子分離酸化膜７０２を形成する。また、Ｐ型半導体基
板７０１の素子領域上に酸化シリコン膜７０３、ゲート
電極７０４、及びＮ型拡散層７０５をそれぞれ周知の方
法で形成し、ＭＯＳＦＥＴを形成する。全面に層間絶縁
膜７０６Ａを形成した後、Ｎ型拡散層（ソース）７０５
へ達するコンタクトホール７０７Ａを開孔スる。また、
コンタクトホール７０７Ａ上にコンデンサの下部電極７
０８、キャパシタ絶縁Ｈ７０９、及びコンデンサの上部
電極７１０を形成し、ＤＲＡＭのセルキャパシタを形成
する。
全面に層間絶縁膜７０６Ｂを形成した後、Ｎ型拡散層（
ドレイン）７０５へ達するコンタクトホール７０７Ｂを
開孔する。この後、層間絶縁膜７０６Ｂ及びコンタクト
ホール７０７Ｂ上にビット線７１１を形成する。ここで
、ビット線７１１は、例えばＭｏＳｉ２、ＷＳｉ２等の
シリサイド膜をスパッタ法により被着することによって
形成される。
ドレイン）７０５へ達するコンタクトホール７０７Ｂを
開孔する。この後、層間絶縁膜７０６Ｂ及びコンタクト
ホール７０７Ｂ上にビット線７１１を形成する。ここで
、ビット線７１１は、例えばＭｏＳｉ２、ＷＳｉ２等の
シリサイド膜をスパッタ法により被着することによって
形成される。
次に、第９図に示すように、全面に層間絶縁膜７１２、
例えばボロン（Ｂ） リン（Ｐ）等を含んだシリケー
トガラス（ＢＰＳＧ膜）を形成する。ここで、同図（ｂ
）に示すように、ビット線７１１近傍においては、層間
絶縁膜７１２の段差が大きくなっている。
例えばボロン（Ｂ） リン（Ｐ）等を含んだシリケー
トガラス（ＢＰＳＧ膜）を形成する。ここで、同図（ｂ
）に示すように、ビット線７１１近傍においては、層間
絶縁膜７１２の段差が大きくなっている。
次に、第１０図に示すように、酸化性雰囲気中において
、高温の熱処理（アニール）を行い、層間絶縁膜７１２
表面を平坦化する。この時、酸化剤は、層間絶縁膜７１
２中を通り抜け、シリサイド膜から構成されるビット線
７１１を酸化する。
、高温の熱処理（アニール）を行い、層間絶縁膜７１２
表面を平坦化する。この時、酸化剤は、層間絶縁膜７１
２中を通り抜け、シリサイド膜から構成されるビット線
７１１を酸化する。
このため、ビット線７１１の表面には、酸化膜７１３か
形成される。この後、平坦化された層間絶縁膜７１２上
に金属（例えばＡＦ）配線７１４を形成する。また、全
面にパッシベーション膜７１５を形成し、ＤＲＡＭを完
成する。
形成される。この後、平坦化された層間絶縁膜７１２上
に金属（例えばＡＦ）配線７１４を形成する。また、全
面にパッシベーション膜７１５を形成し、ＤＲＡＭを完
成する。
しかしなから、上述したような製造方法では、スパッタ
法により形成されたビット線７１１は、ステップカバレ
ーンが悪く、平面上に比較してコンタクトホール７０７
Ｂ内では、膜厚か薄くなることか知られている。よって
、この状態で、酸化性雰囲気中において熱処理を行うと
、コンタクトホール７０７Ｂ内のビット線７１１の薄く
なった部分か全て酸化されてしまい、断線や抵抗の増大
を誘発する。つまり、十分な歩留り、信頼性が得られな
いという欠点がある。
法により形成されたビット線７１１は、ステップカバレ
ーンが悪く、平面上に比較してコンタクトホール７０７
Ｂ内では、膜厚か薄くなることか知られている。よって
、この状態で、酸化性雰囲気中において熱処理を行うと
、コンタクトホール７０７Ｂ内のビット線７１１の薄く
なった部分か全て酸化されてしまい、断線や抵抗の増大
を誘発する。つまり、十分な歩留り、信頼性が得られな
いという欠点がある。
（発明が解決しようとする課題）
このように、従来の半導体装置は、コンタクトホール部
での配線のステップカバレージが悪かった。このため、
後に熱処理を施すと、酸化剤か配線と反応し、酸化膜を
形成するため、コンタクトホール内の配線か薄くなった
部分では、断線や抵抗の増大という事態が発生する欠点
があった。
での配線のステップカバレージが悪かった。このため、
後に熱処理を施すと、酸化剤か配線と反応し、酸化膜を
形成するため、コンタクトホール内の配線か薄くなった
部分では、断線や抵抗の増大という事態が発生する欠点
があった。
本発明は、上記欠点を解決すべくなされたもので、コン
タクトホール内での配線の断線や抵抗の増大を防くこと
により、高歩留り、高信頼性を得ることのできる半導体
装置及びその製造方法を提供することを目的とする。
タクトホール内での配線の断線や抵抗の増大を防くこと
により、高歩留り、高信頼性を得ることのできる半導体
装置及びその製造方法を提供することを目的とする。
［発明の構成〕
（課題を解決するための手段）
上記目的を達成するために、本発明の半導体装置は、第
１の導電層と、前記第１の導電層に達するコンタクトホ
ールを有する絶縁層と、前記コンタクトホールを介して
前記第１の導電層に接続される第２の導電層と、前記第
２の導電層の表面の少なくとも一部に形成される耐酸化
性材料とを有している。
１の導電層と、前記第１の導電層に達するコンタクトホ
ールを有する絶縁層と、前記コンタクトホールを介して
前記第１の導電層に接続される第２の導電層と、前記第
２の導電層の表面の少なくとも一部に形成される耐酸化
性材料とを有している。
本発明の半導体装置の製造方法は、まず、半導体基板の
表面領域に第１の導電層を形し、前記半導体基板上に第
１の絶縁層を形成する。また、前記第１の絶縁層に前記
第１の導電層に達するコンタクトホールを形成する。さ
らに、全面に第２の導電層を形成した後、前記第２の導
電層をパターニングする。また、全面に耐酸化性材料を
形成し、全面に第２の絶縁層を形成する。この後、酸化
性雰囲気中で熱処理を行うというものである。
表面領域に第１の導電層を形し、前記半導体基板上に第
１の絶縁層を形成する。また、前記第１の絶縁層に前記
第１の導電層に達するコンタクトホールを形成する。さ
らに、全面に第２の導電層を形成した後、前記第２の導
電層をパターニングする。また、全面に耐酸化性材料を
形成し、全面に第２の絶縁層を形成する。この後、酸化
性雰囲気中で熱処理を行うというものである。
また、本発明の半導体装置の製造方法は、まず、半導体
基板の表面領域に第１の導電層を形成し、前記半導体基
板上に第１の絶縁層を形成する。また、前記第１の絶縁
層に前記第１の導電層に達するコンタクトホールを形成
する。さらに、全面に第２の導電層を形成し、全面に耐
酸化性材料を形成する。また、前記耐酸化性材料及び前
記第２の導電層をパターニングし、全面に第２の絶縁層
を形成する。二の後、酸化性雰囲気中て熱処理を行うも
のである。
基板の表面領域に第１の導電層を形成し、前記半導体基
板上に第１の絶縁層を形成する。また、前記第１の絶縁
層に前記第１の導電層に達するコンタクトホールを形成
する。さらに、全面に第２の導電層を形成し、全面に耐
酸化性材料を形成する。また、前記耐酸化性材料及び前
記第２の導電層をパターニングし、全面に第２の絶縁層
を形成する。二の後、酸化性雰囲気中て熱処理を行うも
のである。
（作用）
上記構成によれば、第２の導電層の表面の少なくとも一
部には耐酸化性材料が形成されている。
部には耐酸化性材料が形成されている。
このため、コンタクトホール内での配線の断線や抵抗の
増大を防ぐことができ、高歩留り、高信頼性の半導体装
置を提供することができる。
増大を防ぐことができ、高歩留り、高信頼性の半導体装
置を提供することができる。
また、上記方法によれば、コンタクトホール内の導電層
の薄くなった部分に耐酸化性材料を覆わせることかでき
る。また、必要に応じてコンタクトホール外の導電層の
表面の一部に耐酸化性材料を覆わせることかできる。こ
のため、断線等を起こすことなく、配線の低抵抗化を達
成することかできる。
の薄くなった部分に耐酸化性材料を覆わせることかでき
る。また、必要に応じてコンタクトホール外の導電層の
表面の一部に耐酸化性材料を覆わせることかできる。こ
のため、断線等を起こすことなく、配線の低抵抗化を達
成することかできる。
（実施例）
以下、図面を参照しながら本発明の一実施例について詳
細に説明する。
細に説明する。
第１図は本発明の一実施例に係わる半導体装置を示すも
のである。ここで、同図（ｂ）は同図（ａ）のＡ−Ａ’
線に沿う断面図、同図（ｃ）は同図（ａ）のＢ−Ｂ’線
に沿う断面図である。ここで、１０１はＰ型半導体基板
、１０２は素子分離酸化膜、１０３は酸化シリコン膜、
１０４はＭＯＳＦＥＴのゲート電極、１０５はＮ型拡散
層（第１の導電層） 、１０６Ａ、１０６Ｂは層間絶縁
膜（絶縁層） １０７Ａ、１０７Ｂはコンタクトホ
ール、１０８はコンデンサの下部電極、１０９はキャパ
シタ絶縁膜、１１０はコンデンサの上部電極、１１１は
ビット線（第２の導電層）である。
のである。ここで、同図（ｂ）は同図（ａ）のＡ−Ａ’
線に沿う断面図、同図（ｃ）は同図（ａ）のＢ−Ｂ’線
に沿う断面図である。ここで、１０１はＰ型半導体基板
、１０２は素子分離酸化膜、１０３は酸化シリコン膜、
１０４はＭＯＳＦＥＴのゲート電極、１０５はＮ型拡散
層（第１の導電層） 、１０６Ａ、１０６Ｂは層間絶縁
膜（絶縁層） １０７Ａ、１０７Ｂはコンタクトホ
ール、１０８はコンデンサの下部電極、１０９はキャパ
シタ絶縁膜、１１０はコンデンサの上部電極、１１１は
ビット線（第２の導電層）である。
即ち、Ｐ型半導体基板１０１上には、素子分離酸化膜１
０２が形成されている。また、Ｐ型半導体基板１０１の
素子領域上に酸化シリコン膜１０３、ゲート電極１０４
、及びＮ型拡散層１０５がそれぞれ形成され、これらに
よりＭＯＳＦＥＴが構成されている。全面には、層間絶
縁膜］０６Ａが形成され、層間絶縁膜１０６Ａには、Ｎ
型拡散層（ソース）１０５へ達するコンタクトホール１
０７Ａが開孔されている。また、コンタクトホール１０
７Ａ上には、コンデンサの下部電極１０８、キャパシタ
絶縁膜１０９、及びコンデンサの上部電極１１０か形成
され、ＤＲＡＭのセルキャパシタが構成されている。全
面には、層間絶縁膜１０６Ｂか形成され、層間絶縁膜１
０６Ｂには、Ｎ型拡散層（ドレイン）１０５へ達するコ
ンタクトホール１０７Ｂが開孔されている。層間絶縁膜
１０６Ｂ及びコンタクトホール１０７Ｂ上には、例えば
ＭｏＳｉ２、ＷＳｉ２等のシリサイド膜により構成され
るビット線１１１が形成されている。また、ビット線１
１１の表面には、例えば５１３Ｎ４から構成される耐酸
化性材料１１２か形成されている。
０２が形成されている。また、Ｐ型半導体基板１０１の
素子領域上に酸化シリコン膜１０３、ゲート電極１０４
、及びＮ型拡散層１０５がそれぞれ形成され、これらに
よりＭＯＳＦＥＴが構成されている。全面には、層間絶
縁膜］０６Ａが形成され、層間絶縁膜１０６Ａには、Ｎ
型拡散層（ソース）１０５へ達するコンタクトホール１
０７Ａが開孔されている。また、コンタクトホール１０
７Ａ上には、コンデンサの下部電極１０８、キャパシタ
絶縁膜１０９、及びコンデンサの上部電極１１０か形成
され、ＤＲＡＭのセルキャパシタが構成されている。全
面には、層間絶縁膜１０６Ｂか形成され、層間絶縁膜１
０６Ｂには、Ｎ型拡散層（ドレイン）１０５へ達するコ
ンタクトホール１０７Ｂが開孔されている。層間絶縁膜
１０６Ｂ及びコンタクトホール１０７Ｂ上には、例えば
ＭｏＳｉ２、ＷＳｉ２等のシリサイド膜により構成され
るビット線１１１が形成されている。また、ビット線１
１１の表面には、例えば５１３Ｎ４から構成される耐酸
化性材料１１２か形成されている。
このような構成によれば、ビット線１１１は、耐酸化性
材料１１２によりその表面が覆われている。つまり、同
図（ａ）及び（ｂ）からもわかるように、コンタクトホ
ール１０７Ｂ内のビット線１１１が薄くなった部分は耐
酸化性材料１］２により覆われているため、熱処理時に
酸化剤により酸化されることがない。よって、コンタク
トホール１０７Ｂ内のビット線１１１の酸化による断線
や抵抗値の増大を防止することかできる。
材料１１２によりその表面が覆われている。つまり、同
図（ａ）及び（ｂ）からもわかるように、コンタクトホ
ール１０７Ｂ内のビット線１１１が薄くなった部分は耐
酸化性材料１］２により覆われているため、熱処理時に
酸化剤により酸化されることがない。よって、コンタク
トホール１０７Ｂ内のビット線１１１の酸化による断線
や抵抗値の増大を防止することかできる。
第２図乃至第４図は、本発明の一実施例に係わる半導体
装置の製造方法を示すものである。
装置の製造方法を示すものである。
まず、第２図に示すように、Ｐ型半導体基板１０１上に
素子分離酸化膜１０２を形成する。また、Ｐ型半導体基
板１０１の素子領域上に酸化シリコン膜１０３、ゲート
電極１０４、及びＮ型拡散層（第１の導電層）１０５を
それぞれ周知の方法で形成し、ＭＯＳＦＥＴを形成する
。全面に層間絶縁膜１０６Ａを形成した後、Ｎ型拡散層
（ソス）１０５へ達するコンタクトホール］０７Ａを開
孔する。また、コンタクトホール１．０７ Ａ上にコン
デンサの下部電極１０８、キャパシタ絶縁膜１０９、及
びコンデンサの上部電極１１０を形成シ、ＤＲＡＭのセ
ルキャパシタを形成する。全面に層間絶縁膜１０６Ｂを
形成した後、Ｎ型拡散層（ドレイン）１０５へ達するコ
ンタクトホール１０７Ｂを開孔する。この後、層間絶縁
膜１０６Ｂ及びコンタクトホール１０７Ｂ上にビット線
（第２の導電層）１１］を形成する。ここで、ビット線
１１１は、例えばＭ ｏ Ｓ ｉ ２ 、Ｗ Ｓ ｉ
２等のシリサイド膜をスパッタ法により被着することに
よって形成される。
素子分離酸化膜１０２を形成する。また、Ｐ型半導体基
板１０１の素子領域上に酸化シリコン膜１０３、ゲート
電極１０４、及びＮ型拡散層（第１の導電層）１０５を
それぞれ周知の方法で形成し、ＭＯＳＦＥＴを形成する
。全面に層間絶縁膜１０６Ａを形成した後、Ｎ型拡散層
（ソス）１０５へ達するコンタクトホール］０７Ａを開
孔する。また、コンタクトホール１．０７ Ａ上にコン
デンサの下部電極１０８、キャパシタ絶縁膜１０９、及
びコンデンサの上部電極１１０を形成シ、ＤＲＡＭのセ
ルキャパシタを形成する。全面に層間絶縁膜１０６Ｂを
形成した後、Ｎ型拡散層（ドレイン）１０５へ達するコ
ンタクトホール１０７Ｂを開孔する。この後、層間絶縁
膜１０６Ｂ及びコンタクトホール１０７Ｂ上にビット線
（第２の導電層）１１］を形成する。ここで、ビット線
１１１は、例えばＭ ｏ Ｓ ｉ ２ 、Ｗ Ｓ ｉ
２等のシリサイド膜をスパッタ法により被着することに
よって形成される。
次に、第３図に示すように、全面に耐酸化性材料１１２
、例えばＳｉＮ膜を形成する。また、耐酸化性材料１１
２上に層間絶縁膜（第２の絶縁層）１１３、例えばボロ
ン（Ｂ）、リン（Ｐ）等を含んだシリケートガラス（Ｂ
ＰＳＧ膜）を形成する。ここで、同図（ｂ）に示すよう
に、ビットＩＩ １１１近傍においては、層間絶縁［１
ユ３の段差が大きくなっている。
、例えばＳｉＮ膜を形成する。また、耐酸化性材料１１
２上に層間絶縁膜（第２の絶縁層）１１３、例えばボロ
ン（Ｂ）、リン（Ｐ）等を含んだシリケートガラス（Ｂ
ＰＳＧ膜）を形成する。ここで、同図（ｂ）に示すよう
に、ビットＩＩ １１１近傍においては、層間絶縁［１
ユ３の段差が大きくなっている。
次に、第４図に示すように、酸化性雰囲気中において、
高温の熱処理（アニール）を行い、層間′絶縁膜１１３
表面を平坦化する。この時、酸化剤は、層間絶縁膜１１
３中を通り抜けるか、ビット線１１１の表面か耐酸化性
材料１１２により覆われているため、コンタクホール１
０７Ｂ内のビット線１１１は酸化されることがない。こ
の後、図示しないが、層間絶縁膜１１３上に金属（例え
ばＡ［）配線を形成する。また、全面にパッシベーショ
ン膜を形成し、ＤＲＡＭを完成する。
高温の熱処理（アニール）を行い、層間′絶縁膜１１３
表面を平坦化する。この時、酸化剤は、層間絶縁膜１１
３中を通り抜けるか、ビット線１１１の表面か耐酸化性
材料１１２により覆われているため、コンタクホール１
０７Ｂ内のビット線１１１は酸化されることがない。こ
の後、図示しないが、層間絶縁膜１１３上に金属（例え
ばＡ［）配線を形成する。また、全面にパッシベーショ
ン膜を形成し、ＤＲＡＭを完成する。
このような方法によれば、コンタクトホール１０７Ｂ内
のビット線１１１の薄くなった部分にも耐酸化性材料］
１２か覆われているため、この後、熱処理を行ってもコ
ンタクトホール１０７Ｂ内のビット線１１１は酸化され
ることかない。よって、ビット線１１１の断線や抵抗値
の増大を防ぐことかできる。
のビット線１１１の薄くなった部分にも耐酸化性材料］
１２か覆われているため、この後、熱処理を行ってもコ
ンタクトホール１０７Ｂ内のビット線１１１は酸化され
ることかない。よって、ビット線１１１の断線や抵抗値
の増大を防ぐことかできる。
ところで、上記実施例において、ビット線１１１にＮグ
ｏｓ ｊ２膜を用いた場合、Ｍ ｏ Ｓ ｉ ２膜は、
酸化されることによりそのシート抵抗値が下がることが
知られている。つまり、断線等を発生させない程度で、
意識的にビット線１１１を酸化させたい場合か生しる。
ｏｓ ｊ２膜を用いた場合、Ｍ ｏ Ｓ ｉ ２膜は、
酸化されることによりそのシート抵抗値が下がることが
知られている。つまり、断線等を発生させない程度で、
意識的にビット線１１１を酸化させたい場合か生しる。
このような要求は、以下に示すような方法により満足さ
せることかできる。
せることかできる。
第５図乃至第７図は、本発明の他の実施例に係わる半導
体装置の製造方法を示すものである。なお、上述した実
施例と同一の部分には同一の符号を付しである。
体装置の製造方法を示すものである。なお、上述した実
施例と同一の部分には同一の符号を付しである。
まず、第５図に示すように、Ｐ型半導体基板］０１上に
素子分離酸化膜１０２を形成する。また、Ｐ型半導体基
板１０１上に酸化シリコン膜１０３、ゲート電極１０４
、及びＮ型拡散層（第１の導電層）１０５からなるＭＯ
ＳＦＥＴを形成する。全面にコンタクトホール］０７Ａ
を有する層間絶縁膜］０６Ａを形成する。この後、下部
電極１０８、キャパシタ絶縁膜１０９、及び上部電極１
．１０からなるＤＲＡＭのセルキャパシタを形成する。
素子分離酸化膜１０２を形成する。また、Ｐ型半導体基
板１０１上に酸化シリコン膜１０３、ゲート電極１０４
、及びＮ型拡散層（第１の導電層）１０５からなるＭＯ
ＳＦＥＴを形成する。全面にコンタクトホール］０７Ａ
を有する層間絶縁膜］０６Ａを形成する。この後、下部
電極１０８、キャパシタ絶縁膜１０９、及び上部電極１
．１０からなるＤＲＡＭのセルキャパシタを形成する。
全面にコンタクトホール１０７Ｂを有する層間絶縁膜１
０６Ｂを形成する。続けて、全面に例えばＭｏＳ ｉ２
、ＷＳ ｉ２等のシリサイド膜を形成する。また、シ
リサイド膜上に例えばＳｉＮ膜等の耐酸化性材料１１２
を形成する。この後、耐酸化性材料１１２及びシリサイ
ド膜の積層ラパターニングし、ビット線（第２の導電層
）１１１を形成する。ここで、耐酸化性材料１１２は、
ビット線１１１の上面にのみ存在し、その側面には存在
していない。
０６Ｂを形成する。続けて、全面に例えばＭｏＳ ｉ２
、ＷＳ ｉ２等のシリサイド膜を形成する。また、シ
リサイド膜上に例えばＳｉＮ膜等の耐酸化性材料１１２
を形成する。この後、耐酸化性材料１１２及びシリサイ
ド膜の積層ラパターニングし、ビット線（第２の導電層
）１１１を形成する。ここで、耐酸化性材料１１２は、
ビット線１１１の上面にのみ存在し、その側面には存在
していない。
次に、第６図に示すように、全面に層間絶縁膜（第２の
絶縁層）１１３として、例えばボロン（Ｂ）、リン（Ｐ
）等を含んだシリケートガラス（ＢＰＳＧ膜）を形成す
る。ここで、同図（ｂ）に示すように、ビット線１１１
近傍においては、層間絶縁膜１１３の段差が大きくなっ
ている。
絶縁層）１１３として、例えばボロン（Ｂ）、リン（Ｐ
）等を含んだシリケートガラス（ＢＰＳＧ膜）を形成す
る。ここで、同図（ｂ）に示すように、ビット線１１１
近傍においては、層間絶縁膜１１３の段差が大きくなっ
ている。
次に、第７図に示すように、酸化性雰囲気中において、
高温の熱処理（アニール）を行い、層間絶縁膜１１３表
面を平坦化する。この時、酸化剤は、層間絶縁膜１１３
中を通り抜けるため、耐酸化性材料１１２により覆われ
たビット線１１１の上面を除き、その側面及び下面か酸
化され、酸化膜１１４か形成される。一方、コンタクホ
ール１０７Ｂ内のビット線１１１は、耐酸化性材料１１
２に覆われているため、酸化されることがない。この後
、図示しないか、層間絶縁膜１１３上に金属（例えばＡ
Ω）配線を形成する。また、全面にパッンヘーンヨン膜
を形成し、ＤＲＡＭを完成する。
高温の熱処理（アニール）を行い、層間絶縁膜１１３表
面を平坦化する。この時、酸化剤は、層間絶縁膜１１３
中を通り抜けるため、耐酸化性材料１１２により覆われ
たビット線１１１の上面を除き、その側面及び下面か酸
化され、酸化膜１１４か形成される。一方、コンタクホ
ール１０７Ｂ内のビット線１１１は、耐酸化性材料１１
２に覆われているため、酸化されることがない。この後
、図示しないか、層間絶縁膜１１３上に金属（例えばＡ
Ω）配線を形成する。また、全面にパッンヘーンヨン膜
を形成し、ＤＲＡＭを完成する。
このような方法によれば、ビット線１１１の上面にのみ
耐酸化性材料１１２が覆われている。このため、断線等
を発生させない程度に、意識的にビット線］１］の側面
及び下面を酸化させ、ビット線１１１の抵抗値を下げる
ことができる。また、コンタクトホール１０７Ｂ底部に
は酸化剤が届かないため、コンタクトホール１０７Ｂ内
のビット線１１１の薄くなった部分も酸化されることが
なく、断線や抵抗値の増大も防ぐことかできる。
耐酸化性材料１１２が覆われている。このため、断線等
を発生させない程度に、意識的にビット線］１］の側面
及び下面を酸化させ、ビット線１１１の抵抗値を下げる
ことができる。また、コンタクトホール１０７Ｂ底部に
は酸化剤が届かないため、コンタクトホール１０７Ｂ内
のビット線１１１の薄くなった部分も酸化されることが
なく、断線や抵抗値の増大も防ぐことかできる。
なお、上記実施例において、ビット線１１１は、多結晶
シリコン膜とシリサイド膜の積層構造となっていてもよ
いことは言うまでもない。また、コンタクトホール１０
７Ｂは、基板１０１に達するものに限られない。
シリコン膜とシリサイド膜の積層構造となっていてもよ
いことは言うまでもない。また、コンタクトホール１０
７Ｂは、基板１０１に達するものに限られない。
さらに、上記実施例では、半導体メモリ装置であるＤ
ＲＡ Ｍについて説明してきたか、これに限られるもの
ではなく、微細化された半導体素子を有する高密度ＬＳ
Ｉの全てについて適用か可能である。
ＲＡ Ｍについて説明してきたか、これに限られるもの
ではなく、微細化された半導体素子を有する高密度ＬＳ
Ｉの全てについて適用か可能である。
［発明の効果］
以上、説明したように、本発明の半導体装置及びその製
造方法によれば、次のような効果を奏する。
造方法によれば、次のような効果を奏する。
パターニングされた導電層の表面の少なくとも一部が耐
酸化性材料により覆われている。このため、コンタクト
ホール内での配線の断線や抵抗の増大を防く二とができ
、高歩留り、高信頼性の半導体装置を提供することかで
きる。
酸化性材料により覆われている。このため、コンタクト
ホール内での配線の断線や抵抗の増大を防く二とができ
、高歩留り、高信頼性の半導体装置を提供することかで
きる。
第１図は本発明の一実施例に係わる半導体装置を示す図
、第２図乃至第４図はそれぞれ本発明の一実施例に係わ
る半導体装置の製造方法を示す図、第５図乃至第７図は
それぞれ本発明の他の実施例こ係わる半導体装置の製造
方法を示す図、第８図乃至第１０図はそれぞれ従来の半
導体装置の製造方法を示す図である。 １０１− Ｐ型半導体基板、１０２・・・素子分離酸化
膜、１０３・・酸化シリコン膜、１０４・・・ＭＯＳＦ
ＥＴのゲート電極、１０５・・・Ｎ型拡散層、１０６Ａ
、１０６Ｂ・・・層間絶縁膜、１０７Ａ１０７Ｂ・・・
コンタクトホール、１０８・・・コンデンサの下部電極
、］０９・・・キャパシタ絶縁膜、１１０・・・コンデ
ンサの上部電極、１１１・・・ビット線、１１２・・・
耐酸化性材料、１１３・・・層間絶縁膜、４・・・酸化
膜。
、第２図乃至第４図はそれぞれ本発明の一実施例に係わ
る半導体装置の製造方法を示す図、第５図乃至第７図は
それぞれ本発明の他の実施例こ係わる半導体装置の製造
方法を示す図、第８図乃至第１０図はそれぞれ従来の半
導体装置の製造方法を示す図である。 １０１− Ｐ型半導体基板、１０２・・・素子分離酸化
膜、１０３・・酸化シリコン膜、１０４・・・ＭＯＳＦ
ＥＴのゲート電極、１０５・・・Ｎ型拡散層、１０６Ａ
、１０６Ｂ・・・層間絶縁膜、１０７Ａ１０７Ｂ・・・
コンタクトホール、１０８・・・コンデンサの下部電極
、］０９・・・キャパシタ絶縁膜、１１０・・・コンデ
ンサの上部電極、１１１・・・ビット線、１１２・・・
耐酸化性材料、１１３・・・層間絶縁膜、４・・・酸化
膜。
Claims (5)
- （１）第１の導電層と、 前記第１の導電層に達するコンタクトホールを有する絶
縁層と、 前記絶縁層上に形成されると共に前記コンタクトホール
を介して前記第１の導電層に接続される第２の導電層と
、 前記第２の導電層の表面の少なくとも一部に形成される
耐酸化性材料と を具備することを特徴とする半導体装置。 - （２）前記耐酸化性材料は、前記第２の導電層の上面の
みに形成されていることを特徴とする請求項１記載の半
導体装置。 - （３）前記耐酸化性材料は、前記第２の導電層の上面及
び側面に形成されていることを特徴とする請求項１記載
の半導体装置。 - （４）半導体基板の表面領域に第１の導電層を形成する
工程と、 前記半導体基板上に第１の絶縁層を形成する工程と、 前記第１の絶縁層に前記第１の導電層に達するコンタク
トホールを形成する工程と、 全面に第２の導電層を形成する工程と、 前記第２の導電層をパターニングする工程と、全面に耐
酸化性材料を形成する工程と、 全面に第２の絶縁層を形成する工程と、 酸化性雰囲気中で熱処理を行う工程と を具備することを特徴とする半導体装置の製造方法。 - （５）半導体基板の表面領域に第１の導電層を形成する
工程と、 前記半導体基板上に第１の絶縁層を形成する工程と、 前記第１の絶縁層に前記第１の導電層に達するコンタク
トホールを形成する工程と、 全面に第２の導電層を形成する工程と、 全面に耐酸化性材料を形成する工程と、 前記耐酸化性材料及び前記第２の導電層をパターニング
する工程と、 全面に第２の絶縁層を形成する工程と、 酸化性雰囲気中で熱処理を行う工程と を具備することを特徴とする半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2187250A JP2553231B2 (ja) | 1990-07-17 | 1990-07-17 | 半導体装置及びその製造方法 |
| KR1019910012000A KR950013739B1 (ko) | 1990-07-17 | 1991-07-15 | 반도체 장치 및 그 제조방법 |
| US08/518,922 US5521418A (en) | 1990-07-17 | 1995-07-05 | Semiconductor device and a method of manufacturing same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2187250A JP2553231B2 (ja) | 1990-07-17 | 1990-07-17 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0474457A true JPH0474457A (ja) | 1992-03-09 |
| JP2553231B2 JP2553231B2 (ja) | 1996-11-13 |
Family
ID=16202678
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2187250A Expired - Fee Related JP2553231B2 (ja) | 1990-07-17 | 1990-07-17 | 半導体装置及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP2553231B2 (ja) |
| KR (1) | KR950013739B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5244826A (en) * | 1992-04-16 | 1993-09-14 | Micron Technology, Inc. | Method of forming an array of finned memory cell capacitors on a semiconductor substrate |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6255949A (ja) * | 1985-09-05 | 1987-03-11 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPS62216343A (ja) * | 1986-03-18 | 1987-09-22 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS63169047A (ja) * | 1987-01-06 | 1988-07-13 | Yamaguchi Nippon Denki Kk | 半導体装置 |
| JPH0246731A (ja) * | 1988-08-09 | 1990-02-16 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPH02125447A (ja) * | 1988-06-22 | 1990-05-14 | Hitachi Ltd | 半導体装置およびその製造方法 |
-
1990
- 1990-07-17 JP JP2187250A patent/JP2553231B2/ja not_active Expired - Fee Related
-
1991
- 1991-07-15 KR KR1019910012000A patent/KR950013739B1/ko not_active IP Right Cessation
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6255949A (ja) * | 1985-09-05 | 1987-03-11 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPS62216343A (ja) * | 1986-03-18 | 1987-09-22 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS63169047A (ja) * | 1987-01-06 | 1988-07-13 | Yamaguchi Nippon Denki Kk | 半導体装置 |
| JPH02125447A (ja) * | 1988-06-22 | 1990-05-14 | Hitachi Ltd | 半導体装置およびその製造方法 |
| JPH0246731A (ja) * | 1988-08-09 | 1990-02-16 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5244826A (en) * | 1992-04-16 | 1993-09-14 | Micron Technology, Inc. | Method of forming an array of finned memory cell capacitors on a semiconductor substrate |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2553231B2 (ja) | 1996-11-13 |
| KR950013739B1 (ko) | 1995-11-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |