JPS6011462B2 - 半導体装置 - Google Patents

半導体装置

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JPS6011462B2
JPS6011462B2 JP52009910A JP991077A JPS6011462B2 JP S6011462 B2 JPS6011462 B2 JP S6011462B2 JP 52009910 A JP52009910 A JP 52009910A JP 991077 A JP991077 A JP 991077A JP S6011462 B2 JPS6011462 B2 JP S6011462B2
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JP
Japan
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lead
semiconductor element
semiconductor
wiring
semiconductor substrate
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JP52009910A
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善介 松田
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NEC Corp
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Nippon Electric Co Ltd
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  • Wire Bonding (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Description

【発明の詳細な説明】 この発明は半導体素子用パッケージのリード配線部の構
造に関する。
半導体素子においては、その素子面積を出来るだけ小さ
くすることは歩留向上の為に最も重要なことである。
半導体素子の電源線やグランド線は電流許容量、グラン
ド線の低抗による電位の特上り等の制限のため、太い配
線が必要である。例えば、長方形の半導体素子上の一辺
にグランド線のボンディングパッドがあって、その相対
する辺に電流を多く流す回路が存在する場合には、その
電流がその回路からグランドパッドまでの配線抵抗によ
り、その回路のグランド電位を上昇させる値をその回路
が動作上必要とされる値以下に抑えるのに必要なだけ「
グランド配線を太くしてその配線抵抗を下げてやる必
要がある。半導体集積回路装置の大容量化が進み、素子
の大きさが大きくなるに従って、電源線から供給する電
力を消費する回路が素子上の各所に存在することになる
が、それ等の間をつないで、電源線、グランド線をそれ
ぞれボンディングパッドまで、太く配線することになる
。
そのため、素子設計が複雑になることもあり、素子寸法
は大きくなり、その分だけ、歩留を悪くする原因となっ
ている。この発明の目的は、半導体集積回路素子の歩蟹
に重大な影響を及ぼす素子寸法を小さくすることが出来
、高歩留り、低価格な半導体集積回路装置の製作を可能
にする新しいパッケージを提供する事にある。この発明
によれば、半導体素子等のパッケージにおいて、同一機
能を有するリード端子が半導体素子を迂回して設けられ
たりード配線と一体に複数個配置され、該複数個あるリ
ード端子から、半導体素子に複数個のボンディングが可
能であり、この発明によるパッケージを用いる事により
、半導体素子内で同一機能を持った配線を不必要に走ら
せる必要がなく、半導体素子の素子寸法を小さくし、素
子設計を容易にする事が出来、高歩蟹り、低価格な半導
体集積回路装置の製作が可能となる。
次にこの発明の特徴をより良く理解するために、この発
明の実施例につき、図を用いて説明する。
第１図は、従来使用されている半導体素子等のパッケー
ジを用いた場合の半導体素子を示す。第１図のａ点がグ
ランド電位のボンディングパツドであるが、そのボンデ
ィングパッドから、グランド配線を半導体素子Ｅ上の各
回路に走らせるわけであるが「今、そのグランドパッド
のある辺の反対側の辺に大電流を流す回路Ａが存在する
場合、従来はａから「Ａに太いグランド線を必要とした
。すなわち途中の回路で太いグランド線が必要でなくと
も大電流を流す回路Ａのグランド電位の特上りを回路動
作上必要とされる値以下にするために太い配線をはりめ
ぐらせる必要があるわけである。その結果、素子寸法は
大きくなり、それは歩留の低下をもたらす。第２図はこ
の発明の一実施例を説明するためのＩＪ−ドフレームを
有するパッケージにおいて、リードフレームと半導体素
子との関連のみを示す。つまり、グランド電位のリード
端子を半導体素子の側面を迂回して別の点、この図の例
では、ｂ′点からｃ′点まで延ばし、半導体素子上では
、新たに、ｄ′のボンディングパッドをもうけて、Ａ′
の回路のグランド電位は、このｄ′のパッドから供給す
る。こうすることによって「半導体素子中では、第１図
にある様な太いグランド線に配線する必要がなくなり、
その分だけ、半導体素子寸法を小さくすることが出来る
。以上説明した様に、この発明による半導体素子等のパ
ッケージは従来の半導体素子上の太い配線を少くし、素
子面積を減らし、高歩蟹りの半導体集積回路装置が得ら
れる。もっと具体的に実施例について説明を行う。
第２図では樹脂封止パッケージのリードフレームの例で
あるが、半導体素子をのせるアイランド部Ｄと他のボン
ディング端子の間を通って、リード端子が反対側まで伸
びているが、このリード端子に他のボンディング端子ｇ
，ｆ′，ｅ’から出るボンディング線が接触しないよう
に、その区間のリード端子をアイランド部と他の端子の
面より低くする。（第３図）、リード端子のある区間を
他のりード端子やアイランドの面より低くする場合には
、リードフレームをのせる台はその部分に溝を作ってお
けばよい。尚、この発明は、上述の実施例に説明された
範囲に限定されるものではなく、この発明の技術的思想
を逸脱しない範囲で変更可能である。例えばセミラック
基板上に配線を設ける場合においても、その配線の一部
を素子を迂回させて、第２図と同様に構成することもで
きる。
【図面の簡単な説明】
第１図は従来のパッケージにおけるリードフレームの一
例を示す図、第２図は本発明の一実施例におけるリード
フレーム部の平面図、第３図はその側面図を示す。 図において、Ｅは半導体素子、Ｄはアイランド部、ｂ′
，ｃ′，ｇ，ｆ′，ｅ′はリード端子、ａ′，ｄ′はボ
ンディングパッドを示す。 オ′滋 ナ２舷 ガう図

Claims (1)

    【特許請求の範囲】
  1. １ 複数のボンデイングパツドを有する半導体基板と、
    該半導体基板の周辺部に先端部が位置するように配置さ
    れ、該先端部と前記ボンデイングパツドとが電気的に接
    続される複数の外部導出用リードと、該外部導出用リー
    ドの先端部と前記半導体基板との間に前記半導体基板の
    周辺に沿って延長する延長部を有し、該延長部は前記外
    部導出用リードの先端部が形成する面より低く形成され
    ており、かつ前記延長部を含む先端部には前記ボンデイ
    ングパツドの複数が電気的に接続されている外部導出用
    リードとを有することを特徴とする半導体装置。
JP52009910A 1977-01-31 1977-01-31 半導体装置 Expired JPS6011462B2 (ja)

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JP52009910A JPS6011462B2 (ja) 1977-01-31 1977-01-31 半導体装置

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JPS5394875A JPS5394875A (en) 1978-08-19
JPS6011462B2 true JPS6011462B2 (ja) 1985-03-26

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6232682A (ja) * 1985-08-03 1987-02-12 株式会社　ニフコ 三次元回路構造体における集積密度向上方法

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