JPH0870090A - 半導体集積回路 - Google Patents

半導体集積回路

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JPH0870090A
JPH0870090A JP6204705A JP20470594A JPH0870090A JP H0870090 A JPH0870090 A JP H0870090A JP 6204705 A JP6204705 A JP 6204705A JP 20470594 A JP20470594 A JP 20470594A JP H0870090 A JPH0870090 A JP H0870090A
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JP
Japan
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integrated circuit
die pad
lead frame
semiconductor integrated
outer peripheral
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Tomoya Aizawa
智哉 相沢
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Publication date
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Abstract

(57)【要約】 （修正有） 【目的】 半導体集積回路の外部への電源経路でのイン
ダクタンスや電気抵抗を低減する。 【構成】 ダイパッドＤについても、そのダイパッドフ
ィンガ部やそのダイパッドリード部を経て、半導体集積
回路の外部の電源に関する配線に接続するようにする。
平面的に広がる該ダイパッドＤの形状は、インダクタン
スが少ない。更に、信号リードフレームＬと前記ダイパ
ッドＤのチップ搭載部との間の領域の少なくとも一部を
も含む形状とされた外周配線領域リードフレームＥを用
いて、半導体集積回路の外部の電源に関する配線に接続
する。集積回路チップＣから前記ダイパッドＤや、又前
記外周配線領域リードフレームＥへの配線は、比較的容
易であり、複数行うことができ、インダクタンスや電気
抵抗を低減することができる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、集積回路パッケージに
封止されたその集積回路チップへと論理回路等を作り込
むようにした半導体集積回路に係り、特に、製造コスト
を抑えながら、当該半導体集積回路の外部から前記集積
回路チップへの電源経路でのインダクタンスや電流抵抗
をより低減し、スイッチングノイズを抑える等、電気的
な特性を向上することができる半導体集積回路に関す
る。
【０００２】
【従来の技術】電子回路の集積回路化は、その全体の小
型化や、信頼性の向上、消費電力の低減等の多くの利点
を有している。又、近年ますます、半導体集積回路の集
積度が向上され、作り込まれるトランジスタ数や論理ゲ
ート数が増加されている。例えば、より微細な集積回路
チップの製造が可能となり、単位面積当りに作り込むこ
とができるトランジスタ数等が増加され、半導体集積回
路の集積度も向上されているものである。
【０００３】又、このように集積度が向上され、半導体
集積回路に作り込まれる回路規模が増大されると、ほぼ
これに比例して、その半導体集積回路の外部から入出力
される信号数が増大するものである。又、このような入
出力する信号の増大に伴って、その半導体集積回路のパ
ッケージに設けられる入出力ピンの数も増大されるもの
である。一方、集積回路チップに設けることができる入
出力ピンの数は、その配置形態やそのピッチ（間隔）、
又その集積回路パッケージの外寸等に依存するものであ
る。
【０００４】例えば、従来からユーザに提供される集積
回路のパッケージ形態には、例えば、表面実装型パッケ
ージとして、ＱＦＰ（quad flat package ）パッケージ
や、ＰＬＣＣ（plastic leaded chip carrier ）パッケ
ージ等がある。又、挿入型パッケージとしては、ＤＩＰ
（dual in line package）パッケージや、ＰＧＡパッケ
ージ等がある。このような種々のパッケージ形態にあっ
て、例えば前記挿入型パッケージの前記ＤＩＰパッケー
ジ等では、その入出力ピン数は数十ピン程度である。一
方、前記ＱＦＰパッケージの集積回路では、百数十ピン
以上ものピン数のものもある。例えば、現在では、２４
０ピンや３０４ピンのものまである。
【０００５】図６は、従来からのＱＦＰパッケージにお
ける入出力ピンの構造図である。
【０００６】この図６においては、半導体集積回路１の
その集積回路パッケージ３には、論理回路等が作り込ま
れた集積回路チップＣが封止されている。該集積回路チ
ップＣには、当該半導体集積回路１の外部からの電源供
給や、信号入出力のための電気的な接続に用いるパッド
Ｐが、その表面に多数設けられている。一方、前記集積
回路パッケージ３には、当該半導体集積回路１の外部か
らの電源供給や信号入出力のために用いる、多数の信号
リードフレームＬが設けられている。
【０００７】ここで、該信号リードフレームＬにおい
て、前記集積回路パッケージ３の外側をリード部Ｌb と
称する。又、このリード部Ｌb から前記集積回路チップ
Ｃ側を、特にフィンガ部Ｌa と称する。
【０００８】前記半導体集積回路１において、前記集積
回路チップＣは、前記集積回路パッケージ３中にあっ
て、ダイパッドＤ上に搭載されている。該ダイパッドＤ
は、前記信号リードフレームＬのいずれに対しても、通
常は未接続となっているものである。又、該フィンガ部
Ｌa の前記リード部Ｌb の反対側は、ボンディングワイ
ヤＷにて、前記集積回路チップＣ上の前記パッドＰに接
続されている。
【０００９】ここで、例えばこの図６に示されるような
ＱＦＰパッケージにあっては、前記入出力ピン、即ち前
記信号リードフレームＬの本数を増加させようとした場
合、該信号リードフリームＬの配置ピッチ（間隔）をよ
り狭くしなければならず、該信号リードフレームＬの太
さ自体細くしなければならない。あるいは、前記集積回
路パッケージ３の外径寸法を大きくし、前記信号リード
フレームＬを設ける四方の各辺の寸法を大きくしなけれ
ばならない。このように前記集積回路パッケージ３の寸
法を大きくすると、前記フィンガ部Ｌa の長さや前記リ
ード部Ｌb の長さが長くなってしまう。
【００１０】このように前記集積回路パッケージ３に設
けようとする前記信号リードフレームＬの本数を増加さ
せようとした場合、前記信号リードフレームＬのピッチ
を狭くすると、該信号リードフレームＬの太さが細くな
ってしまい、該信号リードフレームＬのインダクタンス
や電気抵抗が増大してしまう。又、このように前記信号
リードフレームＬの本数増加のため、前記集積回路パッ
ケージ３の寸法を大きくした場合にあっても、前記フィ
ンガ部Ｌa や前記リード部Ｌb の長さの延長にて、該信
号リードフレームＬのインダクタンスや電気抵抗は増大
してしまうものである。
【００１１】このように該信号リードフレームＬのイン
ダクタンスが増大してしまうと、その電気的な特性が低
下してしまうものである。例えば、前記半導体集積回路
１の外部から電源供給に用いる前記信号リードフレーム
Ｌのインダクタンスが増大してしまうと、スイッチング
ノイズが増加してしまう。次式に示すとおり、スイッチ
ングノイズ電圧Ｖsnは、その配線のインダクタンスＬに
比例するものである。
【００１２】Ｖsn＝Ｌ×（di／dt） …（１）
【００１３】又、このようにその信号リードフレームＬ
の本数を増加させるために、このように該信号リードフ
レームＬに関する電気抵抗が増大してしまうと、その電
気的な特性が低下してしまうものである。この場合、ス
イッチングノイズが発生するだけでなく、電源のレギュ
レーション低下によって出力バッファの駆動能力が低下
してしまったり、その信号リードフレームＬを伝達する
信号の速度が低下してしまう等の問題が生じてしまう。
【００１４】このような前記信号リードフレームＬに関
するインダクタンスを低減するために、該信号リードフ
レームＬ内に平面状の電源層やグランド層を内蔵すると
いう技術がある。これは、前記信号リードフレームＬを
金属多層構造とし、信号等の入出力に用いる層とは独立
した層として、電源層又グランド層を設けることで、特
に電源系やグランド系の自己インダクタンスを低減する
というものである。
【００１５】
【発明が達成しようとする課題】しかしながら、前記信
号リードフレームを金属多層構造とする場合、当然なが
ら、このような金属多層構造を構成するためのコストが
増大してしまう。例えば、通常の単層構造のものに比
べ、そのコストが２〜３倍程度まで増大してしまう場合
もある。
【００１６】又、このような前記信号リードフレームＬ
に関するインダクタンスや電気抵抗を抑えるために、比
較的簡単な方法として、電源供給のためのリード・フレ
ームを、複数本用いることがある。しかしながら、この
場合には、該信号リードフレームＬの活用効率が低下し
てしまう。
【００１７】又、前記図６において、前記信号リードフ
レームＬと前記パッドＰを接続する前記ボンディングワ
イヤＷの本数を増加させることで、少しでもインダクタ
ンスや電気抵抗を低減することも考えられる。即ち、１
本の前記信号リードフレームＬに対して、複数の前記パ
ッドＰから複数の前記ボンディングワイヤＷで接続する
というものである。しかしながら、前記信号リードフレ
ームＬはその本数の増大に伴なって細くなる傾向があ
り、複数の前記ボンディングワイヤＷを接続することが
困難になる。
【００１８】本発明は、前記従来の問題点を解決するべ
くなされたもので、製造コストを抑えながら、組み込む
集積回路チップから半導体集積回路の外部への電源経路
でのインダクタンスや電気抵抗をより低減し、スイッチ
ングノイズを抑える等、電気的な特性を向上することが
できる半導体集積回路を提供することを目的とする。
【００１９】
【課題を達成するための手段】本発明は、当該半導体集
積回路の外部からの電源供給や信号入出力のための電気
的な接続に用いるパッドを、その表面に設けた集積回路
チップと、該集積回路チップをそのダイパッドチップ搭
載部へ搭載すると共に、そのダイパッドフィンガ部及び
そのダイパッドリード部を経て、当該半導体集積回路の
外部の電源に関する配線に電気的に接続されるダイパッ
ドと、該ダイパッドと、前記集積回路チップの電源に関
するパッドとを接続するボンディングワイヤと、その信
号フィンガ部及びその信号リード部を経て、当該半導体
集積回路の外部からの信号入出力のために電気的に接続
される信号リードフレームと、該信号リードフレーム
と、前記集積回路チップの信号入出力に関するパッドと
を接続するボンディングワイヤと、前記信号リードフレ
ームと前記ダイパッドチップ搭載部との間の領域の少な
くとも一部をも、その外周配線領域フィンガ部が占有す
るようにされた、該外周配線領域フィンガ部及びその外
周配線領域リード部を経て、当該半導体集積回路の外部
の電源に関する配線に接続される外周配線領域リードフ
レームと、該外周配線領域リードフレームと、前記集積
回路チップの電源に関するパッドとを接続するボンディ
ングワイヤとを備えたことにより、前記課題を達成した
ものである。
【００２０】
【作用】従来からの単層構造の前記信号リードフレーム
Ｌについては、一般には、前記ダイパッドＤと共に、単
一の金属層にて形成されるものである。即ち、前記集積
回路パッケージ３に設ける全ての前記信号リードフレー
ムＬを単一の金属層にて形成すると共に、該金属層に前
記ダイパッドＤをも加工し形成するようにされている。
本発明にあっては、このような金属単一層に対して加工
し製造することに限定するものではないが、このような
金属単一層においても形成できるような、前記信号リー
ドフレームＬ等の構造を見出しなされたものである。こ
れによって製造の容易性、又製造コストの低減を図って
いる。
【００２１】本発明にあっては、例えばこのような金属
単一層にも作り込むことができ、その半導体集積回路の
電気的な特性に影響を与えるインダクタンスや電気抵抗
を抑えることができる、特に外周配線領域リードフレー
ムと称する新しい構成を加えた、前記信号リードフレー
ムＬ及び前記ダイパッドＤを含めた構成を見出してなさ
れたものである。
【００２２】本発明においては、まず第１に、前記ダイ
パッドＤにおいて、ダイパッドフィンガ部及びダイパッ
ドリード部を設けるようにし、これらダイパッドフィン
ガ部及びダイパッドリード部を経て、その半導体集積回
路の外部の電源に関する配線に対して接続できるように
している。このため、従来半導体集積回路外部とは電気
的には未接続であった前記ダイパッドについても、その
半導体集積回路の外部からの電源供給等にも用いられる
ようにしている。
【００２３】このような本発明のダイパッドと、該ダイ
パッドに搭載される集積回路チップ上の前記パッドとの
接続に用いられるボンディングワイヤは、該ダイパッド
に対して多数接続することが可能である。従って、まず
この点で、電気的な特性に影響を与えるインダクタンス
や電気抵抗を低減することができる。又、集積回路チッ
プを搭載する部分など、該ダイパッドは比較的広い面積
部分を有しており、この点でも、その自己インダクタン
スは低くなるものである。
【００２４】次に、本発明においては、第２に、前記外
周配線領域リードフレームは、外周配線領域フィンガ部
及び外周配線領域リード部を有し、半導体集積回路の外
部の、電源に関する配線に接続できるようになってい
る。まず、該外周配線領域リードフレームにおいて、一
般の信号の入出力に用いる前記信号リードフレームと、
前記ダイパッドの特に前記集積回路チップを搭載する部
分との間の領域の、少なくとも一部をも、前記外周配線
領域フィンガ部が占有するようにされている。このた
め、前記集積回路チップ上のパッドは、このような領域
に設けられた前記外周配線領域フィンガ部に対して、ボ
ンディングワイヤにて、短距離でより容易に接続するこ
とができる。又、このような前記外周配線領域フィンガ
部に対しては、複数のパッドから複数のボンディングワ
イヤにて接続することも可能である。従って、電気的な
特性に影響を与えるインダクタンスや電気抵抗をより抑
えることが可能である。
【００２５】
【実施例】以下、図について本発明の実施例を詳細に説
明する。
【００２６】図１は、本発明が適用された第１実施例の
半導体集積回路の中央部の平面図である。
【００２７】この図１においては、集積回路パッケシー
ジに封止される、集積回路チップＣの周辺の平面図が示
されている。この図１では、特に、集積回路チップＣ
と、該集積回路チップＣが搭載されたダイパッドＤと、
該ダイパットＤの周囲に設けられる合計２４本の前記信
号リードフレームＬ及び合計８本の外周配線領域リード
フレームＥとが備えられている。本実施例においては、
これらダイパッドＤ、合計２４本の信号リードフレーム
Ｌ及び合計８本の外周配線領域リードフレームＥは、い
ずれも導電性のものであり、単一の金属層にて形成した
ものとなっている。 この図１においては、前記ダイパ
ッドＤのそのダイパッドリード部Ｌb 、及び、前記信号
リードフレームＬのその信号リード部Ｌb 、及び、前記
外周配線領域リードフレームＥのその外周配線領域リー
ド部Ｅb は、図示が省略されている。これらのリード部
Ｄb 、Ｌb 及びＥb は、この図１に示されるものの外側
となるものである。
【００２８】又、前記図１において、前記集積回路チッ
プＣには、その４辺のうち、この図１の上辺及び下辺に
は、それぞれ合計８個のパッドＰが設けられている。
又、該集積回路チップＣにおいて、この図１における左
辺及び右辺には、それぞれ、合計１０個のパッドＰが設
けられている。これら合計３６個の前記パッドＰは、い
ずれも、前記ダイパッドＤあるいは前記信号リードフレ
ームＬあるいは前記外周配線リードフレームＥへと、ボ
ンディングワイヤＷにて接続されている。
【００２９】図２は、前記第１実施例の、特に前記ダイ
パッドの平面図である。
【００３０】この図２では、前記図１において前記集積
回路チップＣが搭載されている前記ダイパッドＤの平面
図が示されている。この図２において、一点鎖線Ｄc
は、ダイパッドチップ搭載部であり、ここに前記集積回
路チップＣが搭載される。
【００３１】又、該ダイパッドＤの４辺には、それぞ
れ、前記ダイパッドフィンガ部Ｄa が設けられている。
これら合計４本のダイパッドフィンガ部Ｄa は、いずれ
も、その先端がダイパッドリード部Ｄb となっている。
これらダイパッドリード部Ｄbは、いずれも、前記図６
で符号Ｌb で示されるリード部と同様の形状に加工され
る。即ち、前記ダイパッドＤは、合計４本の前記ダイパ
ッドフィンガ部Ｄa 及び、これらダイパッドフィンガ部
Ｄa の先端の前記ダイパッドリード部Ｄb を経て、半導
体集積回路のその集積回路パッケージ外部の、電源に関
する配線に電気的に接続されるものである。
【００３２】具体的には、該ダイパッドＤは、グランド
ＧＮＤの配線として電気的に接続されている。該ダイパ
ッドＤに搭載される前記集積回路チップＣの基板電源
は、グランド電位となっている。前記ダイパッドＤにつ
いては、このように、前記集積回路チップＣの基板電源
と同一であることが好ましい。
【００３３】又、前記ダイパッドＤの前記ダイパッドチ
ップ搭載部Ｄc の外周へは、図示される如く、余裕が設
けられている。従って、該ダイパッドチップ搭載部Ｄc
へ搭載される前記集積回路チップＣの前記パッドＰか
ら、前記ボンディングワイヤＷにて該ダイパッドＤを接
続することも比較的容易である。
【００３４】特に、複数の前記パッドＰをそれぞれの前
記ボンディングワイヤＷにて該ダイパッドＤと接続する
ことも可能である。このように複数の前記パッドＰを複
数のボンディングワイヤＷにて接続することで、前記集
積回路チップＣからその前記半導体集積回路外部への経
路での、インダクタンスや電気抵抗をより低減すること
ができる。又、特に、この図２に示される如く、前記ダ
イパッドチップ搭載部Ｄc の周辺の４辺いずれにも、前
記ダイパッドＤに余裕を設けることで、前記集積回路チ
ップＣ上の、いずれの４辺の前記パッドＰからも、短距
離で前記ボンディングワイヤＷにて該ダイパッドＤへ接
続することが可能である。
【００３５】図３は、前記第１実施例の前記外周配線領
域リードフレームの外部配線領域フィンガ部の一部を含
む平面図である。
【００３６】この図３においては、前記図１に示した平
面図の、特に前記ダイパッドＤの前記ダイパッドチップ
搭載部Ｄc の該図１で右上部分周辺の平面図が示されて
いる。
【００３７】この図３に示される斜線領域は、前記信号
リードフレームＬと、前記ダイパッドＤの特にその前記
ダイパッドチップ搭載部Ｄc との間の領域の一部となっ
いる。前記外周配線領域リードフレームＥは、このよう
な斜線領域をも占有するような、又、前記ダイパッドチ
ップ搭載部Ｄc の外周にほぼ並行するような形状を有し
ている。前記外周配線領域フィンガ部Ｅa のこのような
前記ダイパッドチップ搭載部Ｄc の外周に並行な形状部
分については、前記集積回チップＣの外周に配列されて
いる複数の前記パッドＰの配列方向にも並行となってい
る。
【００３８】該外周配線領域フィンガ部Ｅa のこのよう
な形状によって、いずれの前記パッドＰからも、前記ボ
ンディングワイヤＷにて、近傍の該外周配線領域フィン
ガ部Ｅa へと比較的容易に接続することが可能となって
いる。このため、例えば、複数の前記パッドＰから、そ
れぞれ前記ボンディングワイヤＷにて、前記外周配線領
域フィンガ部Ｅa へと接続することも比較的容易であ
る。このように複数の前記パッドＰを複数の前記ボンデ
ィングワイヤＷにて接続することで、よりその自己イン
ダクタンスを低減することが可能であり、電気抵抗を低
減することが可能である。
【００３９】図４は、本発明が適用された第２実施例の
半導体集積回路に封止される集積回路チップ周辺の平面
図である。
【００４０】本第２実施例については、この図４に示さ
れる如く、前記外周配線領域リーブフレームＥの本数及
び形状が、前記図１に示した前記第１実施例のものと異
なる。即ち、本第２実施例においては、前記外周配線領
域リードフレームＥが合計４本設けられている。又、そ
の形状は、前記第１実施例の前記外周配線領域リードフ
レームＥの隣接する２つを、前記ダイパッドチップ搭載
部Ｄc の外周方向で接続したようなものとなっいる。
【００４１】本第２実施例にあっては、このように前記
第１実施例の前記外周配線領域リードフレームＥを２つ
合せた構造とすることで、これら２つの間での、電源電
流に格差があっても、相互に分担することができ、電気
的な特性をより向上することができている。
【００４２】なお、例えば電源ＶddやグランドＧＮＤ
等、共通の電位のものであったとしても、スイッチング
ノイズ等の相互影響を低減する必要がある場合がある。
例えば、入力バッファの電源系統と出力バッファの電源
系統とでは、同一の電源系統の電位であったとしても、
その半導体集積回路外部までは、独立した電源系統とす
ることが好ましい場合もある。この場合には、該第２実
施例よりも、前記第１実施例のほうが、よりきめ細かな
対応ができ、この点では好ましいものである。
【００４３】図５は、前記第１実施例あるいは前記第２
実施例に利用可能な前記ダイパッドリード部あるいは前
記外周配線領域リード部の形状を示す平面図である。
【００４４】この図５においては、前記信号リードフレ
ームＬの先端の前記信号リード部Ｌb と共に、前記ダイ
パッドＤの前記ダイパッドフィンガ部Ｌa の先端部の前
記ダイパッドリード部Ｄb の形状が示されている。ある
いは、前記外周配線領域リードフレームＥの先端部の前
記外周配線領域フィンガ部Ｅb の形状が示されている。
【００４５】その半導体集積回路を搭載する、例えばプ
リント基板上のパターンの条件等によっては、この図５
に示される如く、前記ダイパッドリード部Ｄb や前記外
周配線領域リード部Ｅb は、櫛形形状としても良い。
【００４６】あるいは、条件が許せば、このような櫛形
形状ではなく、これらダイパッドリード部Ｄb や外周配
線領域リード部Ｅb を、ストレートな形状の、前記信号
リード部Ｌb のピッチ間隔よりも幅の広いものとしても
良い。この場合、ピッチ間隔の幅をも、その前記ダイパ
ッドリード部Ｄb や外周配線領域リード部Ｅb の太さに
含めることができ、よりそのインダクタンスや電気抵抗
を低減することが可能である。
【００４７】なお、前記第１実施例及び第２実施例にお
いて、前記外周配線領域リードフレームＥは、電源系統
の、特に電源Ｖddに関する接続のために用いられてい
る。しかしながら、該外周配線領域リードフレームＥに
ついては、一般的な信号入出力にも用いてもよい。
【００４８】特に、前記第１実施例及び前記第２実施例
については、独立した複数の前記外周配線領域リードフ
ームＥを有しているため、その一部を、通常の信号入出
力に利用するようにしてもよい。
【００４９】
【発明の効果】以上説明したとおり、本発明によれば、
製造コストを抑えながら、組込む集積回路チップから当
該半導体集積回路の外部への電源経路でのインダクタン
スや電気抵抗をより低減し、スイッチングノイズを抑え
る等、電気的な特性を向上することができるという優れ
た効果を得ることができる。
【図面の簡単な説明】
【図１】本発明が適用された第１実施例の半導体集積回
路に封止される集積回路チップ周辺の平面図
【図２】前記第１実施例に用いられるダイパッドの中央
部の平面図
【図３】前記第１実施例に用いられる前記外周配線領域
フィンガ部の先端周辺の平面図
【図４】本発明が適用された第２実施例の半導体集積回
路に封止される集積回路チップ周辺の平面図
【図５】前記第１実施例あるいは前記第２実施例のダイ
パッドリード部あるいは外周配線領域リード部の先端部
の形状を示す平面図
【図６】従来の半導体集積回路の信号リードフレームの
形状を示す構造図
【符号の説明】
１…半導体集積回路 Ｃ…集積回路パッケージ Ｌ…信号リードフレーム Ｌa …信号フィンガ部 Ｌb …信号リード部 Ｅ…外周配線領域リードフレーム Ｅa …外周配線領域フィンガ部 Ｅb …外周配線領域リード部 Ｄ…ダイパッド Ｄa …ダイパッドフィンガ部 Ｄb …ダイパッドリード部 Ｄc …ダイパッドチップ搭載部 Ｐ…パッド Ｗ…ボンディングワイヤ

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】当該半導体集積回路の外部からの電源供給
    や信号入出力のための電気的な接続に用いるパッドを、
    その表面に設けた集積回路チップと、 該集積回路チップをそのダイパッドチップ搭載部へ搭載
    すると共に、そのダイパッドフィンガ部及びそのダイパ
    ッドリード部を経て、当該半導体集積回路の外部の電源
    に関する配線に電気的に接続されるダイパッドと、 該ダイパッドと、前記集積回路チップの電源に関するパ
    ッドとを接続するボンディングワイヤと、 その信号フィンガ部及びその信号リード部を経て、当該
    半導体集積回路の外部からの信号入出力のために電気的
    に接続される信号リードフレームと、 該信号リードフレームと、前記集積回路チップの信号入
    出力に関するパッドとを接続するボンディングワイヤ
    と、 前記信号リードフレームと前記ダイパッドチップ搭載部
    との間の領域の少なくとも一部をも、その外周配線領域
    フィンガ部が占有するようにされた、該外周配線領域フ
    ィンガ部及びその外周配線領域リード部を経て、当該半
    導体集積回路の外部の電源に関する配線に接続される外
    周配線領域リードフレームと、 該外周配線領域リードフレームと、前記集積回路チップ
    の電源に関するパッドとを接続するボンディングワイヤ
    とを備えたことを特徴とする半導体集積回路。
JP6204705A 1994-08-30 1994-08-30 半導体集積回路 Pending JPH0870090A (ja)

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