JPH0521691A - 半導体装置及びその組立方法 - Google Patents
半導体装置及びその組立方法Info
- Publication number
- JPH0521691A JPH0521691A JP3321977A JP32197791A JPH0521691A JP H0521691 A JPH0521691 A JP H0521691A JP 3321977 A JP3321977 A JP 3321977A JP 32197791 A JP32197791 A JP 32197791A JP H0521691 A JPH0521691 A JP H0521691A
- Authority
- JP
- Japan
- Prior art keywords
- lead
- leads
- pad
- semiconductor chip
- pads
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/45144—Gold (Au) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49171—Fan-out arrangements
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 電源、ＧＮＤ等共通の電流経路の抵抗を低減
し、しかもこの電流経路の抵抗の低減化が自由に行える
半導体装置を提供する。 【構成】 半導体装置において、半導体チップ５１の信
号用パッド、半導体チップの一辺と交差する第１方向に
延在する信号用リードの一端の夫々がワイヤーを介在し
て電気的に接続され、半導体チップの信号用パッドに隣
接して第２方向に配置された電源用パッド、信号用パッ
ド及び電源用パッドと信号用リードの一端側との間に配
置され、第２方向に延在し、かつ信号用リードと同一リ
ードフレームから形成された電源用リードの夫々がワイ
ヤーを介在して電気的に接続される。
し、しかもこの電流経路の抵抗の低減化が自由に行える
半導体装置を提供する。 【構成】 半導体装置において、半導体チップ５１の信
号用パッド、半導体チップの一辺と交差する第１方向に
延在する信号用リードの一端の夫々がワイヤーを介在し
て電気的に接続され、半導体チップの信号用パッドに隣
接して第２方向に配置された電源用パッド、信号用パッ
ド及び電源用パッドと信号用リードの一端側との間に配
置され、第２方向に延在し、かつ信号用リードと同一リ
ードフレームから形成された電源用リードの夫々がワイ
ヤーを介在して電気的に接続される。
Description
【発明の詳細な説明】
【０００１】
【技術分野】本発明は、半導体装置、特に大電流を流す
必要のあるパワーＩＣ、各種の駆動回路を構成した半導
体集積回路が搭載される半導体チップのパッドとリード
とをワイヤーで電気的に接続する半導体装置に適用して
有効な技術に関する。 【０００２】 【背景技術】半導体集積回路に用いられるリードフレー
ムには各種の形状のものがあるが、その一例が特開昭５
５−１０７２５０公報に示されている。 【０００３】ところで、通常はＩＣチップに設けられた
パッドと各インナーリードとは個別にワイヤーボンディ
ングされるのであるが、例えばシリアル−パラレル変換
ドライバー回路、或いはパワー回路等を内蔵した半導体
集積回路では電源用、ＧＮＤ用に複数の外部接続端子を
使用しているものがある。これは、電源回路、ひいては
アースラインに大電流が流れるためであり、抵抗を低減
させるために上記方法が採用されている。 【０００４】たとえば本発明者らは、３２ビットの感熱
ヘッドドライバーを開発しているが、その半導体チップ
のボンディングパッド構成は、出力パッドに１個の割合
でＧＮＤパッドが設けられている。すなわち、５６ピン
のパッケージにおいてＧＮＤピンは大多数をしめてしま
う。このことは、ビット容量が大きくなればそれだけＧ
ＮＤピンも多数になり、パッケージ本体も大きくなるこ
とを意味している。 【０００５】しかし、パッケージの技術的動向として
は、小型化が実装密度を向上させるうえで有利である。
さらに、小型のパッケージで大容量の半導体装置を実現
するのが、コストの低減につながる。 【０００６】本発明は上記にかんがみてなされたもので
ある。 【０００７】 【発明の目的】本発明の目的は、電源、ＧＮＤ等共通の
電流経路の抵抗を低減し、しかもこの電流経路の抵抗の
低減化が自由に行える半導体装置を提供することにあ
る。 【０００８】本発明の他の目的は、外部接続端子数の増
加に対して独立に、電源、ＧＮＤ等共通の電流経路の抵
抗を低減し、しかもこの電流経路の抵抗の低減化が自由
に行える半導体装置を提供することにある。 【０００９】本発明の上記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面から明らかにな
るであろう。 【００１０】 【発明の概要】本願において開示される発明の概要を簡
単に述ベれば、下記の通りである。 【００１１】（１）平面形状が方形状に形成された半導
体チップのパッド、リードの夫々がワイヤーを介在して
電気的に接続される半導体装置において、前記半導体チ
ップの第１パッド、前記半導体チップの一辺と交差する
第１方向に延在する第１リードの一端の夫々がワイヤー
を介在して電気的に接続され、前記半導体チップの第１
パッドに隣接して前記第１方向と交差する第２方向に配
置された第２パッド、前記第１パッド及び第２パッドと
前記第１リードの一端側との間に配置され、第２方向に
延在し、かつ前記第１リードと同一リードフレームから
形成された第２リードの夫々がワイヤーを介在して電気
的に接続される。前記第２リードはアースライン、電源
等の共通の目的で使用される。 【００１２】この構成により、前記半導体チップの第１
パッド、第１リードの一端の夫々を接続するワイヤー長
に比べて、第２パッド、第２リードつまり共通の目的で
使用されるリードの夫々を接続するワイヤー長を短くで
きるので、このワイヤー長を短縮した分、第２パッド、
ワイヤー及び第２リードを含む電流経路の抵抗を低減で
きるとともに、前記第２パッドに接続されるワイヤーの
延在方向に対して第２リードの延在方向が交差し、この
第２リードのいずれの領域においてもワイヤーを接続で
きるので、第２パッド、第２リードの夫々が最短の長さ
のワイヤーで自由に接続できる。 【００１３】（２）平面形状が方形状に形成された半導
体チップの一辺に沿って、この半導体チップの一辺と交
差する第１方向に延在する複数本のリードが所定間隔で
配列され、前記半導体チップの一辺に沿う第２方向に配
列される複数個のパッドの夫々にワイヤーを介在して前
記複数本のリードのパッド側の一端の夫々が電気的に接
続される半導体装置において、前記半導体チップの複数
個のパッドと複数本のリードの一端との間に、第２方向
に延在する共通の目的に使用されるリードを配置し、こ
の共通の目的に使用されるリードの一端、前記複数本の
リードのうちの配列初段側の第１リードの一端の夫々を
一体に成型するとともに、リードの他端、配列終段側の
第２リードの一端の夫々を一体に成型し、前記共通の目
的で使用されるリード、半導体チップの複数個のパッド
のうちの一部のパッドの夫々がワイヤーを介在して電気
的に接続され、前記複数本のリードのうち、前記第１リ
ードと第２リードとの間に配列される第３リードの一
端、半導体チップの複数個のパッドのうちの他部のパッ
ドの夫々がワイヤーを介在して電気的に接続される。前
記複数本のリードは半導体チップの四辺の各辺の夫々に
配列される。 【００１４】この構成により、前記手段（１）の他に、
前記共通の目的で使用されるリードと半導体チップの複
数個のパッドのうちの一部との間を接続するワイヤー長
を固定的に最短距離に設定し、第１リードと第２リード
との間に配列される第３リードの本数の増減に伴い、第
３リードと複数個のパッドのうちの他部との間を接続す
るワイヤー長が変化した場合においても、常時、共通の
目的で使用されるリードとそれに接続されるパッドとの
間のワイヤー長は第３リードの本数の増減に関係なく最
短距離に設定できる。 【００１５】（３）半導体装置の組立方法において、半
導体チップが取り付けられるべきタブ、端部が前記タブ
の辺に沿って配列された複数本のリード、前記タブの辺
と複数本のリードの端部との間であって前記タブの辺に
沿って配列された他のリードを有し、前記タブ、複数本
のリード及び他のリードが一体に成型されてなるリード
フレームを準備する段階、前記タブに複数個のパッドを
有する半導体チップを取り付ける段階、前記複数個のパ
ッドのうち選択されたパッドと複数本のリードの端部と
の夫々を、及び選択された他のパッドと前記他のリード
とをワイヤーで電気的に接続する段階、前記半導体チッ
プ、ワイヤー、複数本のリードの端部及び他のリードを
レジン封止する段階を備える。 【００１６】 【実施例】以下、本発明を適用したリードフレームの一
実施例を第１図を参照して説明する。 【００１７】本実施例の特徴は、半導体集積回路におけ
るＧＮＤ用の外部接続端子を削減し信号入出力ピンを増
やしたことにある。また、本実施例の特徴は、ＧＮＤ等
の大電流が流れる電流経路の抵抗を低減し、かつこの電
流経路の抵抗の低減化が自由に行えることにある。 【００１８】第１図に示すように、リードフレーム１０
０は４４ピンの場合について示してある。同フレーム１
００においてＧＮＤ用のインナーリード２３，２９，３
９は、斜線で示すように一体に結合されている。そし
て、ＩＣチップ５１のＧＮＤ用パッドから９本もの接続
がなされているにも関わらず、パッケージ（図示せず）
外に設けられる端子（アウターリード）は僅か３個でよ
いことになる。 【００１９】すなわち、本来、ＧＮＤ用のインナーリー
ドとして使用される、インナーリード２５，２７，３
１，３３，３５，３７が全て不要になり、その分インナ
ーリード間が空くことになる。したがって、実際には、
上記インナーリード２５〜３７を他の目的たとえば、信
号の入出力ピンに使用できる。これによりＩＣチップの
集積度が上がり１個のＩＣチップに３２ビット以上の容
量が可能となっても、このリードフレーム１００を使用
することが可能になる。 【００２０】上記リードフレーム１００は、平面形状が
方形状のタブ５２の一辺に対向する１つのダム５４に、
このダム５４の延在方向と交差する方向に延在する複数
本のインナーリード２８〜３９が、所定間隔で一体に成
型される。つまり、複数本のインナーリード２８〜３９
はＩＣチップ５１の一辺と交差する方向に延在する。こ
の複数本のインナーリード２８〜３９のうち、配列初段
側にＧＮＤ用のインナーリード２９、配列終段側にＧＮ
Ｄ用のインナーリード３９の夫々が配置される。このＧ
ＮＤ用のインナーリード２９、３９の夫々の間に配列さ
れるインナーリード３０〜３８のＩＣチップ５１のパッ
ドに接続される領域の一端側に沿ってかつ所定間隔離隔
し、共通の目的つまりＧＮＤ用に使用されるインナーリ
ードが延在し、このインナーリードの一端側は配列初段
側のＧＮＤ用のインナーリード２９に、他端側は配列終
段側のＧＮＤ用のインナーリード３９に夫々一体に成型
される。結果的に、共通の目的で使用されるインナーリ
ードはＩＣチップ５１の一辺に沿って配列される複数個
のパッドと複数本のインナーリード３０〜３８との間に
配置されることになる。なお、タブ５４はタブリード５
３ａ、５３ｂによってリードフレームの一部に支持され
る。 【００２１】また、インナーリード２３から３９までの
間隔を均等にし、特にＧＮＤ用のインナーリード２３、
２９及び３９の斜線部分のリード幅寸法を他のインナー
リード３０等のリード幅寸法に比べて拡げて、電気抵抗
を小さくし、更に大電流を流し得るようにしてもよい。
また、このように、ＧＮＤ用のインナーリード２３、２
９及び３９のリード幅寸法を拡げた場合、熱抵抗を小さ
くできるので、ＩＣチップ５１から発生する熱を効率良
く外部に放出できる。 【００２２】また、前述のＧＮＤ用のインナーリード２
３、２９、３９の夫々に一体に成型された共通の目的で
使用されるインナーリードはＩＣチップ５１のパッドと
入出力信号用のインナーリード２４〜２８及び３０〜３
８との間において延在するので、この共通の目的で使用
されるインナーリードとＩＣチップ５１のＧＮＤ用パッ
ドとの間を接続する金ワイヤー（Ｗ）の長さは、信号入
出力用インナーリード２４等と信号入出力用パッドとの
間を接続する金ワイヤーの長さに比べて短くなる。つま
り、ＧＮＤ用パッド、金ワイヤー及び共通の目的で使用
されるインナーリードを含む電流経路の抵抗を低減でき
る。しかも、ＧＮＤ用パッドに接続される金ワイヤー
は、共通の目的で使用されるインナーリードのいずれの
領域においても接続できるので、最短の長さで自由に接
続できる。この結果、金ワイヤーの使用量も低減でき、
又コストの低減も可能となる。 【００２３】さらに、前記共通の目的で使用されるイン
ナーリードは、一端側がＧＮＤ用のインナーリード２９
に一体に成型され、他端側がＧＮＤ用のインナーリード
３９に一体に成型され、予じめＩＣチップ５１のＧＮＤ
用パッドとの間が最短距離になる位置に固定的に設定さ
れる。この場合、ＧＮＤ用のインナーリード２９、３９
の夫々の間に配列される信号入出力用インナーリード３
０等は、本数の増加がなされると、配列方向に隣接する
インナーリード間例えば３０と３１との間の離隔寸法を
確保する必要性から、金ワイヤーが接続される領域がＩ
Ｃチップ５１のパッドから離れる方向に移動し、結果的
にリード長が短くなる。これは、信号入出力用インナー
リード３０等とＩＣチップ５１のパッドとの間を接続す
る金ワイヤー長が長くなることを意味する。しかし、こ
のように、信号入出力用インナーリード３０等の長さが
変化した場合においても、共通の目的で使用されるイン
ナーリードとＩＣチップ５１のＧＮＤ用パッドとの間
は、予じめ最短距離に設定されるので、常時、金ワイヤ
ーの長さを短くできる。特に、共通の目的で使用される
インナーリードの配置は、ＩＣチップ５１の四辺の各辺
に沿って夫々複数本のインナーリードが配列される場合
に有効である。 【００２４】第２図は、第１図のリードフレーム１００
を用いたＩＣパッケージの形態を示す。同図に示される
如く、ＧＮＤピンは２３，２９，３９の３本しかないた
め、他のピンは電源用，信号入力，信号出力に有効に使
用できる。 【００２５】図示はしないが、電源用ピンが多数有る場
合にも本発明は有効である。 【００２６】本発明の半導体装置を得るための組立方法
について、第１図を参照し、以下に手順を簡単に説明す
る。 【００２７】（１）一体成型されたリードフレーム１０
０を準備する。 【００２８】（２）タブ５２に複数個のパッドが外周に
配列されたＩＣチップ５１を取り付ける。 【００２９】（３）ＩＣチップ５１に配列された所定パ
ッドと所定インナーリードの端部とをワイヤーＷで電気
的に接続する。 【００３０】（４）周知の封止技術により、タブ５４で
取り囲まれたＩＣチップ５１、ワイヤーＷ及びリードを
レジン封止する。 【００３１】（５）タブ５４を切断し、その後にリード
を成型し、第２図に示す半導体装置つまりＩＣパッケー
ジを完成させる。 【００３２】 【効果】（１）電源、ＧＮＤ等共通の電流経路の抵抗を
低減し、しかもこの電流経路の抵抗の低減化が自由に行
える半導体装置を提供できる。 【００３３】（２）外部接続端子数の増加に対して独立
に、電源、ＧＮＤ等共通の電流経路の抵抗を低減し、し
かもこの電流経路の抵抗の低減化が自由に行える半導体
装置を提供できる。 【００３４】以上に本発明者によってなされた発明を実
施例にもとづき具体的に説明したが、本発明は上記実施
例に限定されるものではなく、その要旨を逸脱しない範
囲で種々変更可能であることは言うまでもない。 【００３５】例えば、上記実施例では、ＧＮＤピンにつ
いて本発明が適用されているが、電源回路に適用しても
よい。また、上記実施例ではＧＮＤピンを３本とした
が、ワイヤーボンディングが良好に行なえるようにイン
ナーリード３４，４４をも同一のＧＮＤ用インナーリー
ドとして形成してもよい。 【００３６】 【利用分野】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野であるリー
ドフレームに適用した場合について説明したが、それに
限定されるものではなく、モータ駆動回路，電力増幅回
路等を内蔵するアナログ用ＩＣにも利用することができ
る。
必要のあるパワーＩＣ、各種の駆動回路を構成した半導
体集積回路が搭載される半導体チップのパッドとリード
とをワイヤーで電気的に接続する半導体装置に適用して
有効な技術に関する。 【０００２】 【背景技術】半導体集積回路に用いられるリードフレー
ムには各種の形状のものがあるが、その一例が特開昭５
５−１０７２５０公報に示されている。 【０００３】ところで、通常はＩＣチップに設けられた
パッドと各インナーリードとは個別にワイヤーボンディ
ングされるのであるが、例えばシリアル−パラレル変換
ドライバー回路、或いはパワー回路等を内蔵した半導体
集積回路では電源用、ＧＮＤ用に複数の外部接続端子を
使用しているものがある。これは、電源回路、ひいては
アースラインに大電流が流れるためであり、抵抗を低減
させるために上記方法が採用されている。 【０００４】たとえば本発明者らは、３２ビットの感熱
ヘッドドライバーを開発しているが、その半導体チップ
のボンディングパッド構成は、出力パッドに１個の割合
でＧＮＤパッドが設けられている。すなわち、５６ピン
のパッケージにおいてＧＮＤピンは大多数をしめてしま
う。このことは、ビット容量が大きくなればそれだけＧ
ＮＤピンも多数になり、パッケージ本体も大きくなるこ
とを意味している。 【０００５】しかし、パッケージの技術的動向として
は、小型化が実装密度を向上させるうえで有利である。
さらに、小型のパッケージで大容量の半導体装置を実現
するのが、コストの低減につながる。 【０００６】本発明は上記にかんがみてなされたもので
ある。 【０００７】 【発明の目的】本発明の目的は、電源、ＧＮＤ等共通の
電流経路の抵抗を低減し、しかもこの電流経路の抵抗の
低減化が自由に行える半導体装置を提供することにあ
る。 【０００８】本発明の他の目的は、外部接続端子数の増
加に対して独立に、電源、ＧＮＤ等共通の電流経路の抵
抗を低減し、しかもこの電流経路の抵抗の低減化が自由
に行える半導体装置を提供することにある。 【０００９】本発明の上記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面から明らかにな
るであろう。 【００１０】 【発明の概要】本願において開示される発明の概要を簡
単に述ベれば、下記の通りである。 【００１１】（１）平面形状が方形状に形成された半導
体チップのパッド、リードの夫々がワイヤーを介在して
電気的に接続される半導体装置において、前記半導体チ
ップの第１パッド、前記半導体チップの一辺と交差する
第１方向に延在する第１リードの一端の夫々がワイヤー
を介在して電気的に接続され、前記半導体チップの第１
パッドに隣接して前記第１方向と交差する第２方向に配
置された第２パッド、前記第１パッド及び第２パッドと
前記第１リードの一端側との間に配置され、第２方向に
延在し、かつ前記第１リードと同一リードフレームから
形成された第２リードの夫々がワイヤーを介在して電気
的に接続される。前記第２リードはアースライン、電源
等の共通の目的で使用される。 【００１２】この構成により、前記半導体チップの第１
パッド、第１リードの一端の夫々を接続するワイヤー長
に比べて、第２パッド、第２リードつまり共通の目的で
使用されるリードの夫々を接続するワイヤー長を短くで
きるので、このワイヤー長を短縮した分、第２パッド、
ワイヤー及び第２リードを含む電流経路の抵抗を低減で
きるとともに、前記第２パッドに接続されるワイヤーの
延在方向に対して第２リードの延在方向が交差し、この
第２リードのいずれの領域においてもワイヤーを接続で
きるので、第２パッド、第２リードの夫々が最短の長さ
のワイヤーで自由に接続できる。 【００１３】（２）平面形状が方形状に形成された半導
体チップの一辺に沿って、この半導体チップの一辺と交
差する第１方向に延在する複数本のリードが所定間隔で
配列され、前記半導体チップの一辺に沿う第２方向に配
列される複数個のパッドの夫々にワイヤーを介在して前
記複数本のリードのパッド側の一端の夫々が電気的に接
続される半導体装置において、前記半導体チップの複数
個のパッドと複数本のリードの一端との間に、第２方向
に延在する共通の目的に使用されるリードを配置し、こ
の共通の目的に使用されるリードの一端、前記複数本の
リードのうちの配列初段側の第１リードの一端の夫々を
一体に成型するとともに、リードの他端、配列終段側の
第２リードの一端の夫々を一体に成型し、前記共通の目
的で使用されるリード、半導体チップの複数個のパッド
のうちの一部のパッドの夫々がワイヤーを介在して電気
的に接続され、前記複数本のリードのうち、前記第１リ
ードと第２リードとの間に配列される第３リードの一
端、半導体チップの複数個のパッドのうちの他部のパッ
ドの夫々がワイヤーを介在して電気的に接続される。前
記複数本のリードは半導体チップの四辺の各辺の夫々に
配列される。 【００１４】この構成により、前記手段（１）の他に、
前記共通の目的で使用されるリードと半導体チップの複
数個のパッドのうちの一部との間を接続するワイヤー長
を固定的に最短距離に設定し、第１リードと第２リード
との間に配列される第３リードの本数の増減に伴い、第
３リードと複数個のパッドのうちの他部との間を接続す
るワイヤー長が変化した場合においても、常時、共通の
目的で使用されるリードとそれに接続されるパッドとの
間のワイヤー長は第３リードの本数の増減に関係なく最
短距離に設定できる。 【００１５】（３）半導体装置の組立方法において、半
導体チップが取り付けられるべきタブ、端部が前記タブ
の辺に沿って配列された複数本のリード、前記タブの辺
と複数本のリードの端部との間であって前記タブの辺に
沿って配列された他のリードを有し、前記タブ、複数本
のリード及び他のリードが一体に成型されてなるリード
フレームを準備する段階、前記タブに複数個のパッドを
有する半導体チップを取り付ける段階、前記複数個のパ
ッドのうち選択されたパッドと複数本のリードの端部と
の夫々を、及び選択された他のパッドと前記他のリード
とをワイヤーで電気的に接続する段階、前記半導体チッ
プ、ワイヤー、複数本のリードの端部及び他のリードを
レジン封止する段階を備える。 【００１６】 【実施例】以下、本発明を適用したリードフレームの一
実施例を第１図を参照して説明する。 【００１７】本実施例の特徴は、半導体集積回路におけ
るＧＮＤ用の外部接続端子を削減し信号入出力ピンを増
やしたことにある。また、本実施例の特徴は、ＧＮＤ等
の大電流が流れる電流経路の抵抗を低減し、かつこの電
流経路の抵抗の低減化が自由に行えることにある。 【００１８】第１図に示すように、リードフレーム１０
０は４４ピンの場合について示してある。同フレーム１
００においてＧＮＤ用のインナーリード２３，２９，３
９は、斜線で示すように一体に結合されている。そし
て、ＩＣチップ５１のＧＮＤ用パッドから９本もの接続
がなされているにも関わらず、パッケージ（図示せず）
外に設けられる端子（アウターリード）は僅か３個でよ
いことになる。 【００１９】すなわち、本来、ＧＮＤ用のインナーリー
ドとして使用される、インナーリード２５，２７，３
１，３３，３５，３７が全て不要になり、その分インナ
ーリード間が空くことになる。したがって、実際には、
上記インナーリード２５〜３７を他の目的たとえば、信
号の入出力ピンに使用できる。これによりＩＣチップの
集積度が上がり１個のＩＣチップに３２ビット以上の容
量が可能となっても、このリードフレーム１００を使用
することが可能になる。 【００２０】上記リードフレーム１００は、平面形状が
方形状のタブ５２の一辺に対向する１つのダム５４に、
このダム５４の延在方向と交差する方向に延在する複数
本のインナーリード２８〜３９が、所定間隔で一体に成
型される。つまり、複数本のインナーリード２８〜３９
はＩＣチップ５１の一辺と交差する方向に延在する。こ
の複数本のインナーリード２８〜３９のうち、配列初段
側にＧＮＤ用のインナーリード２９、配列終段側にＧＮ
Ｄ用のインナーリード３９の夫々が配置される。このＧ
ＮＤ用のインナーリード２９、３９の夫々の間に配列さ
れるインナーリード３０〜３８のＩＣチップ５１のパッ
ドに接続される領域の一端側に沿ってかつ所定間隔離隔
し、共通の目的つまりＧＮＤ用に使用されるインナーリ
ードが延在し、このインナーリードの一端側は配列初段
側のＧＮＤ用のインナーリード２９に、他端側は配列終
段側のＧＮＤ用のインナーリード３９に夫々一体に成型
される。結果的に、共通の目的で使用されるインナーリ
ードはＩＣチップ５１の一辺に沿って配列される複数個
のパッドと複数本のインナーリード３０〜３８との間に
配置されることになる。なお、タブ５４はタブリード５
３ａ、５３ｂによってリードフレームの一部に支持され
る。 【００２１】また、インナーリード２３から３９までの
間隔を均等にし、特にＧＮＤ用のインナーリード２３、
２９及び３９の斜線部分のリード幅寸法を他のインナー
リード３０等のリード幅寸法に比べて拡げて、電気抵抗
を小さくし、更に大電流を流し得るようにしてもよい。
また、このように、ＧＮＤ用のインナーリード２３、２
９及び３９のリード幅寸法を拡げた場合、熱抵抗を小さ
くできるので、ＩＣチップ５１から発生する熱を効率良
く外部に放出できる。 【００２２】また、前述のＧＮＤ用のインナーリード２
３、２９、３９の夫々に一体に成型された共通の目的で
使用されるインナーリードはＩＣチップ５１のパッドと
入出力信号用のインナーリード２４〜２８及び３０〜３
８との間において延在するので、この共通の目的で使用
されるインナーリードとＩＣチップ５１のＧＮＤ用パッ
ドとの間を接続する金ワイヤー（Ｗ）の長さは、信号入
出力用インナーリード２４等と信号入出力用パッドとの
間を接続する金ワイヤーの長さに比べて短くなる。つま
り、ＧＮＤ用パッド、金ワイヤー及び共通の目的で使用
されるインナーリードを含む電流経路の抵抗を低減でき
る。しかも、ＧＮＤ用パッドに接続される金ワイヤー
は、共通の目的で使用されるインナーリードのいずれの
領域においても接続できるので、最短の長さで自由に接
続できる。この結果、金ワイヤーの使用量も低減でき、
又コストの低減も可能となる。 【００２３】さらに、前記共通の目的で使用されるイン
ナーリードは、一端側がＧＮＤ用のインナーリード２９
に一体に成型され、他端側がＧＮＤ用のインナーリード
３９に一体に成型され、予じめＩＣチップ５１のＧＮＤ
用パッドとの間が最短距離になる位置に固定的に設定さ
れる。この場合、ＧＮＤ用のインナーリード２９、３９
の夫々の間に配列される信号入出力用インナーリード３
０等は、本数の増加がなされると、配列方向に隣接する
インナーリード間例えば３０と３１との間の離隔寸法を
確保する必要性から、金ワイヤーが接続される領域がＩ
Ｃチップ５１のパッドから離れる方向に移動し、結果的
にリード長が短くなる。これは、信号入出力用インナー
リード３０等とＩＣチップ５１のパッドとの間を接続す
る金ワイヤー長が長くなることを意味する。しかし、こ
のように、信号入出力用インナーリード３０等の長さが
変化した場合においても、共通の目的で使用されるイン
ナーリードとＩＣチップ５１のＧＮＤ用パッドとの間
は、予じめ最短距離に設定されるので、常時、金ワイヤ
ーの長さを短くできる。特に、共通の目的で使用される
インナーリードの配置は、ＩＣチップ５１の四辺の各辺
に沿って夫々複数本のインナーリードが配列される場合
に有効である。 【００２４】第２図は、第１図のリードフレーム１００
を用いたＩＣパッケージの形態を示す。同図に示される
如く、ＧＮＤピンは２３，２９，３９の３本しかないた
め、他のピンは電源用，信号入力，信号出力に有効に使
用できる。 【００２５】図示はしないが、電源用ピンが多数有る場
合にも本発明は有効である。 【００２６】本発明の半導体装置を得るための組立方法
について、第１図を参照し、以下に手順を簡単に説明す
る。 【００２７】（１）一体成型されたリードフレーム１０
０を準備する。 【００２８】（２）タブ５２に複数個のパッドが外周に
配列されたＩＣチップ５１を取り付ける。 【００２９】（３）ＩＣチップ５１に配列された所定パ
ッドと所定インナーリードの端部とをワイヤーＷで電気
的に接続する。 【００３０】（４）周知の封止技術により、タブ５４で
取り囲まれたＩＣチップ５１、ワイヤーＷ及びリードを
レジン封止する。 【００３１】（５）タブ５４を切断し、その後にリード
を成型し、第２図に示す半導体装置つまりＩＣパッケー
ジを完成させる。 【００３２】 【効果】（１）電源、ＧＮＤ等共通の電流経路の抵抗を
低減し、しかもこの電流経路の抵抗の低減化が自由に行
える半導体装置を提供できる。 【００３３】（２）外部接続端子数の増加に対して独立
に、電源、ＧＮＤ等共通の電流経路の抵抗を低減し、し
かもこの電流経路の抵抗の低減化が自由に行える半導体
装置を提供できる。 【００３４】以上に本発明者によってなされた発明を実
施例にもとづき具体的に説明したが、本発明は上記実施
例に限定されるものではなく、その要旨を逸脱しない範
囲で種々変更可能であることは言うまでもない。 【００３５】例えば、上記実施例では、ＧＮＤピンにつ
いて本発明が適用されているが、電源回路に適用しても
よい。また、上記実施例ではＧＮＤピンを３本とした
が、ワイヤーボンディングが良好に行なえるようにイン
ナーリード３４，４４をも同一のＧＮＤ用インナーリー
ドとして形成してもよい。 【００３６】 【利用分野】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野であるリー
ドフレームに適用した場合について説明したが、それに
限定されるものではなく、モータ駆動回路，電力増幅回
路等を内蔵するアナログ用ＩＣにも利用することができ
る。
【図面の簡単な説明】
【図１】 第１図は本発明を適用したリードフレームの
一実施例を示す平面図である。 【図２】 第２図は本発明のリードフレームを使用した
ＩＣパッケージの斜視図である。 【符号の説明】 １〜４４…インナーリード、５１…ＩＣチップ、５２…
タブ、５３ａ、５３ｂ…タブ吊りリード、５４…ダム、
１００…リードフレーム。
一実施例を示す平面図である。 【図２】 第２図は本発明のリードフレームを使用した
ＩＣパッケージの斜視図である。 【符号の説明】 １〜４４…インナーリード、５１…ＩＣチップ、５２…
タブ、５３ａ、５３ｂ…タブ吊りリード、５４…ダム、
１００…リードフレーム。
Claims (1)
- 【特許請求の範囲】 １．平面形状が方形状に形成された半導体チップのパッ
ド、リードの夫々がワイヤーを介在して電気的に接続さ
れる半導体装置において、前記半導体チップの第１パッ
ド、前記半導体チップの一辺と交差する第１方向に延在
する第１リードの一端の夫々がワイヤーを介在して電気
的に接続され、前記半導体チップの第１パッドに隣接し
て前記第１方向と交差する第２方向に配置された第２パ
ッド、前記第１パッド及び第２パッドと前記第１リード
の一端側との間に配置され、第２方向に延在し、かつ前
記第１リードと同一リードフレームから形成された第２
リードの夫々がワイヤーを介在して電気的に接続される
ことを特徴とする半導体装置。 ２．前記第２リードはアースライン、電源等の共通の目
的で使用されるリードであることを特徴とする特許請求
の範囲第１項に記載の半導体装置。 ３．平面形状が方形状に形成された半導体チップの一辺
に沿って、この半導体チップの一辺と交差する第１方向
に延在する複数本のリードが所定間隔で配列され、前記
半導体チップの一辺に沿う第２方向に配列される複数個
のパッドの夫々にワイヤーを介在して前記複数本のリー
ドのパッド側の一端の夫々が電気的に接続される半導体
装置において、前記半導体チップの複数個のパッドと複
数本のリードの一端との間に、第２方向に延在する共通
の目的に使用されるリードを配置し、この共通の目的に
使用されるリードの一端、前記複数本のリードのうちの
配列初段側の第１リードの一端の夫々を一体に成型する
とともに、リードの他端、配列終段側の第２リードの一
端の夫々を一体に成型し、前記共通の目的で使用される
リード、半導体チップの複数個のパッドのうちの一部の
パッドの夫々がワイヤーを介在して電気的に接続され、
前記複数本のリードのうち、前記第１リードと第２リー
ドとの間に配列される第３リードの一端、半導体チップ
の複数個のパッドのうちの他部のパッドの夫々がワイヤ
ーを介在して電気的に接続されることを特徴とする半導
体装置。 ４．前記複数本のリードは半導体チップの四辺の各辺の
夫々に配列されることを特徴とする特許請求の範囲第３
項に記載の半導体装置。 ５．半導体チップが取り付けられるべきタブ、端部が前
記タブの辺に沿って配列された複数本のリード、前記タ
ブの辺と複数本のリードの端部との間であって前記タブ
の辺に沿って配列された他のリードを有し、前記タブ、
複数本のリード及び他のリードが一体に成型されてなる
リードフレームを準備する段階、前記タブに複数個のパ
ッドを有する半導体チップを取り付ける段階、前記複数
個のパッドのうち選択されたパッドと複数本のリードの
端部との夫々を、及び選択された他のパッドと前記他の
リードとをワイヤーで電気的に接続する段階、前記半導
体チップ、ワイヤー、複数本のリードの端部及び他のリ
ードをレジン封止する段階を備えたことを特徴とする半
導体装置の組立方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3321977A JPH0521691A (ja) | 1991-12-05 | 1991-12-05 | 半導体装置及びその組立方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3321977A JPH0521691A (ja) | 1991-12-05 | 1991-12-05 | 半導体装置及びその組立方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59270818A Division JPH061801B2 (ja) | 1984-12-24 | 1984-12-24 | リ−ドフレ−ム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0521691A true JPH0521691A (ja) | 1993-01-29 |
Family
ID=18138543
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3321977A Pending JPH0521691A (ja) | 1991-12-05 | 1991-12-05 | 半導体装置及びその組立方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0521691A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20100126764A1 (en) * | 2008-11-24 | 2010-05-27 | Seagate Technology, Llc | die ground lead |
| CN108878394A (zh) * | 2018-07-27 | 2018-11-23 | 杭州士兰微电子股份有限公司 | 功率封装结构及其引线框 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5394875A (en) * | 1977-01-31 | 1978-08-19 | Nec Corp | Package for semiconductor element |
-
1991
- 1991-12-05 JP JP3321977A patent/JPH0521691A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5394875A (en) * | 1977-01-31 | 1978-08-19 | Nec Corp | Package for semiconductor element |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20100126764A1 (en) * | 2008-11-24 | 2010-05-27 | Seagate Technology, Llc | die ground lead |
| CN108878394A (zh) * | 2018-07-27 | 2018-11-23 | 杭州士兰微电子股份有限公司 | 功率封装结构及其引线框 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2567961B2 (ja) | 半導体装置及びリ−ドフレ−ム | |
| US6271582B1 (en) | Interdigitated leads-over-chip lead frame, device, and method for supporting an integrated circuit die | |
| US6541846B2 (en) | Dual LOC semiconductor assembly employing floating lead finger structure | |
| JPH05275606A (ja) | リード・オン・チップ半導体素子およびその製造方法 | |
| KR970006529B1 (ko) | 반도체 장치 | |
| JP2000133767A (ja) | 積層化半導体パッケ―ジ及びその製造方法 | |
| US6753206B2 (en) | Dual-chip integrated circuit package with unaligned chip arrangement and method of manufacturing the same | |
| US5861668A (en) | Semiconductor package | |
| JP3397852B2 (ja) | チップ・オン・ボード組立体およびその製造方法 | |
| US20020149103A1 (en) | Multi-chip semiconductor package | |
| JP2983620B2 (ja) | 半導体装置及びその製造方法 | |
| JPH061801B2 (ja) | リ−ドフレ−ム | |
| JP2007180077A (ja) | 半導体装置 | |
| JPH03244149A (ja) | リードフレーム | |
| JPH0521691A (ja) | 半導体装置及びその組立方法 | |
| JP2501382B2 (ja) | 半導体装置の組立方法 | |
| JP2614681B2 (ja) | 半導体装置 | |
| JP3078526B2 (ja) | 樹脂封止型半導体装置 | |
| JP2758677B2 (ja) | 半導体装置及びその製造方法 | |
| JPH0529528A (ja) | 半導体集積回路装置およびそれに用いるリードフレーム | |
| JP2896223B2 (ja) | 樹脂封止型半導体装置 | |
| JP2859360B2 (ja) | 半導体装置、半導体装置の製造方法及び半導体装置の実装構造 | |
| JPH0555452A (ja) | 半導体集積回路装置 | |
| JPH04372161A (ja) | 半導体装置 | |
| JP2629461B2 (ja) | 樹脂封止形半導体装置 |