JPH0521691A - 半導体装置及びその組立方法 - Google Patents
半導体装置及びその組立方法Info
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- JPH0521691A JPH0521691A JP3321977A JP32197791A JPH0521691A JP H0521691 A JPH0521691 A JP H0521691A JP 3321977 A JP3321977 A JP 3321977A JP 32197791 A JP32197791 A JP 32197791A JP H0521691 A JPH0521691 A JP H0521691A
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Abstract
(57)【要約】
【目的】 電源、GND等共通の電流経路の抵抗を低減
し、しかもこの電流経路の抵抗の低減化が自由に行える
半導体装置を提供する。 【構成】 半導体装置において、半導体チップ51の信
号用パッド、半導体チップの一辺と交差する第1方向に
延在する信号用リードの一端の夫々がワイヤーを介在し
て電気的に接続され、半導体チップの信号用パッドに隣
接して第2方向に配置された電源用パッド、信号用パッ
ド及び電源用パッドと信号用リードの一端側との間に配
置され、第2方向に延在し、かつ信号用リードと同一リ
ードフレームから形成された電源用リードの夫々がワイ
ヤーを介在して電気的に接続される。
し、しかもこの電流経路の抵抗の低減化が自由に行える
半導体装置を提供する。 【構成】 半導体装置において、半導体チップ51の信
号用パッド、半導体チップの一辺と交差する第1方向に
延在する信号用リードの一端の夫々がワイヤーを介在し
て電気的に接続され、半導体チップの信号用パッドに隣
接して第2方向に配置された電源用パッド、信号用パッ
ド及び電源用パッドと信号用リードの一端側との間に配
置され、第2方向に延在し、かつ信号用リードと同一リ
ードフレームから形成された電源用リードの夫々がワイ
ヤーを介在して電気的に接続される。
Description
【発明の詳細な説明】
【0001】
【技術分野】本発明は、半導体装置、特に大電流を流す
必要のあるパワーIC、各種の駆動回路を構成した半導
体集積回路が搭載される半導体チップのパッドとリード
とをワイヤーで電気的に接続する半導体装置に適用して
有効な技術に関する。 【0002】 【背景技術】半導体集積回路に用いられるリードフレー
ムには各種の形状のものがあるが、その一例が特開昭5
5−107250公報に示されている。 【0003】ところで、通常はICチップに設けられた
パッドと各インナーリードとは個別にワイヤーボンディ
ングされるのであるが、例えばシリアル−パラレル変換
ドライバー回路、或いはパワー回路等を内蔵した半導体
集積回路では電源用、GND用に複数の外部接続端子を
使用しているものがある。これは、電源回路、ひいては
アースラインに大電流が流れるためであり、抵抗を低減
させるために上記方法が採用されている。 【0004】たとえば本発明者らは、32ビットの感熱
ヘッドドライバーを開発しているが、その半導体チップ
のボンディングパッド構成は、出力パッドに1個の割合
でGNDパッドが設けられている。すなわち、56ピン
のパッケージにおいてGNDピンは大多数をしめてしま
う。このことは、ビット容量が大きくなればそれだけG
NDピンも多数になり、パッケージ本体も大きくなるこ
とを意味している。 【0005】しかし、パッケージの技術的動向として
は、小型化が実装密度を向上させるうえで有利である。
さらに、小型のパッケージで大容量の半導体装置を実現
するのが、コストの低減につながる。 【0006】本発明は上記にかんがみてなされたもので
ある。 【0007】 【発明の目的】本発明の目的は、電源、GND等共通の
電流経路の抵抗を低減し、しかもこの電流経路の抵抗の
低減化が自由に行える半導体装置を提供することにあ
る。 【0008】本発明の他の目的は、外部接続端子数の増
加に対して独立に、電源、GND等共通の電流経路の抵
抗を低減し、しかもこの電流経路の抵抗の低減化が自由
に行える半導体装置を提供することにある。 【0009】本発明の上記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面から明らかにな
るであろう。 【0010】 【発明の概要】本願において開示される発明の概要を簡
単に述ベれば、下記の通りである。 【0011】(1)平面形状が方形状に形成された半導
体チップのパッド、リードの夫々がワイヤーを介在して
電気的に接続される半導体装置において、前記半導体チ
ップの第1パッド、前記半導体チップの一辺と交差する
第1方向に延在する第1リードの一端の夫々がワイヤー
を介在して電気的に接続され、前記半導体チップの第1
パッドに隣接して前記第1方向と交差する第2方向に配
置された第2パッド、前記第1パッド及び第2パッドと
前記第1リードの一端側との間に配置され、第2方向に
延在し、かつ前記第1リードと同一リードフレームから
形成された第2リードの夫々がワイヤーを介在して電気
的に接続される。前記第2リードはアースライン、電源
等の共通の目的で使用される。 【0012】この構成により、前記半導体チップの第1
パッド、第1リードの一端の夫々を接続するワイヤー長
に比べて、第2パッド、第2リードつまり共通の目的で
使用されるリードの夫々を接続するワイヤー長を短くで
きるので、このワイヤー長を短縮した分、第2パッド、
ワイヤー及び第2リードを含む電流経路の抵抗を低減で
きるとともに、前記第2パッドに接続されるワイヤーの
延在方向に対して第2リードの延在方向が交差し、この
第2リードのいずれの領域においてもワイヤーを接続で
きるので、第2パッド、第2リードの夫々が最短の長さ
のワイヤーで自由に接続できる。 【0013】(2)平面形状が方形状に形成された半導
体チップの一辺に沿って、この半導体チップの一辺と交
差する第1方向に延在する複数本のリードが所定間隔で
配列され、前記半導体チップの一辺に沿う第2方向に配
列される複数個のパッドの夫々にワイヤーを介在して前
記複数本のリードのパッド側の一端の夫々が電気的に接
続される半導体装置において、前記半導体チップの複数
個のパッドと複数本のリードの一端との間に、第2方向
に延在する共通の目的に使用されるリードを配置し、こ
の共通の目的に使用されるリードの一端、前記複数本の
リードのうちの配列初段側の第1リードの一端の夫々を
一体に成型するとともに、リードの他端、配列終段側の
第2リードの一端の夫々を一体に成型し、前記共通の目
的で使用されるリード、半導体チップの複数個のパッド
のうちの一部のパッドの夫々がワイヤーを介在して電気
的に接続され、前記複数本のリードのうち、前記第1リ
ードと第2リードとの間に配列される第3リードの一
端、半導体チップの複数個のパッドのうちの他部のパッ
ドの夫々がワイヤーを介在して電気的に接続される。前
記複数本のリードは半導体チップの四辺の各辺の夫々に
配列される。 【0014】この構成により、前記手段(1)の他に、
前記共通の目的で使用されるリードと半導体チップの複
数個のパッドのうちの一部との間を接続するワイヤー長
を固定的に最短距離に設定し、第1リードと第2リード
との間に配列される第3リードの本数の増減に伴い、第
3リードと複数個のパッドのうちの他部との間を接続す
るワイヤー長が変化した場合においても、常時、共通の
目的で使用されるリードとそれに接続されるパッドとの
間のワイヤー長は第3リードの本数の増減に関係なく最
短距離に設定できる。 【0015】(3)半導体装置の組立方法において、半
導体チップが取り付けられるべきタブ、端部が前記タブ
の辺に沿って配列された複数本のリード、前記タブの辺
と複数本のリードの端部との間であって前記タブの辺に
沿って配列された他のリードを有し、前記タブ、複数本
のリード及び他のリードが一体に成型されてなるリード
フレームを準備する段階、前記タブに複数個のパッドを
有する半導体チップを取り付ける段階、前記複数個のパ
ッドのうち選択されたパッドと複数本のリードの端部と
の夫々を、及び選択された他のパッドと前記他のリード
とをワイヤーで電気的に接続する段階、前記半導体チッ
プ、ワイヤー、複数本のリードの端部及び他のリードを
レジン封止する段階を備える。 【0016】 【実施例】以下、本発明を適用したリードフレームの一
実施例を第1図を参照して説明する。 【0017】本実施例の特徴は、半導体集積回路におけ
るGND用の外部接続端子を削減し信号入出力ピンを増
やしたことにある。また、本実施例の特徴は、GND等
の大電流が流れる電流経路の抵抗を低減し、かつこの電
流経路の抵抗の低減化が自由に行えることにある。 【0018】第1図に示すように、リードフレーム10
0は44ピンの場合について示してある。同フレーム1
00においてGND用のインナーリード23,29,3
9は、斜線で示すように一体に結合されている。そし
て、ICチップ51のGND用パッドから9本もの接続
がなされているにも関わらず、パッケージ(図示せず)
外に設けられる端子(アウターリード)は僅か3個でよ
いことになる。 【0019】すなわち、本来、GND用のインナーリー
ドとして使用される、インナーリード25,27,3
1,33,35,37が全て不要になり、その分インナ
ーリード間が空くことになる。したがって、実際には、
上記インナーリード25〜37を他の目的たとえば、信
号の入出力ピンに使用できる。これによりICチップの
集積度が上がり1個のICチップに32ビット以上の容
量が可能となっても、このリードフレーム100を使用
することが可能になる。 【0020】上記リードフレーム100は、平面形状が
方形状のタブ52の一辺に対向する1つのダム54に、
このダム54の延在方向と交差する方向に延在する複数
本のインナーリード28〜39が、所定間隔で一体に成
型される。つまり、複数本のインナーリード28〜39
はICチップ51の一辺と交差する方向に延在する。こ
の複数本のインナーリード28〜39のうち、配列初段
側にGND用のインナーリード29、配列終段側にGN
D用のインナーリード39の夫々が配置される。このG
ND用のインナーリード29、39の夫々の間に配列さ
れるインナーリード30〜38のICチップ51のパッ
ドに接続される領域の一端側に沿ってかつ所定間隔離隔
し、共通の目的つまりGND用に使用されるインナーリ
ードが延在し、このインナーリードの一端側は配列初段
側のGND用のインナーリード29に、他端側は配列終
段側のGND用のインナーリード39に夫々一体に成型
される。結果的に、共通の目的で使用されるインナーリ
ードはICチップ51の一辺に沿って配列される複数個
のパッドと複数本のインナーリード30〜38との間に
配置されることになる。なお、タブ54はタブリード5
3a、53bによってリードフレームの一部に支持され
る。 【0021】また、インナーリード23から39までの
間隔を均等にし、特にGND用のインナーリード23、
29及び39の斜線部分のリード幅寸法を他のインナー
リード30等のリード幅寸法に比べて拡げて、電気抵抗
を小さくし、更に大電流を流し得るようにしてもよい。
また、このように、GND用のインナーリード23、2
9及び39のリード幅寸法を拡げた場合、熱抵抗を小さ
くできるので、ICチップ51から発生する熱を効率良
く外部に放出できる。 【0022】また、前述のGND用のインナーリード2
3、29、39の夫々に一体に成型された共通の目的で
使用されるインナーリードはICチップ51のパッドと
入出力信号用のインナーリード24〜28及び30〜3
8との間において延在するので、この共通の目的で使用
されるインナーリードとICチップ51のGND用パッ
ドとの間を接続する金ワイヤー(W)の長さは、信号入
出力用インナーリード24等と信号入出力用パッドとの
間を接続する金ワイヤーの長さに比べて短くなる。つま
り、GND用パッド、金ワイヤー及び共通の目的で使用
されるインナーリードを含む電流経路の抵抗を低減でき
る。しかも、GND用パッドに接続される金ワイヤー
は、共通の目的で使用されるインナーリードのいずれの
領域においても接続できるので、最短の長さで自由に接
続できる。この結果、金ワイヤーの使用量も低減でき、
又コストの低減も可能となる。 【0023】さらに、前記共通の目的で使用されるイン
ナーリードは、一端側がGND用のインナーリード29
に一体に成型され、他端側がGND用のインナーリード
39に一体に成型され、予じめICチップ51のGND
用パッドとの間が最短距離になる位置に固定的に設定さ
れる。この場合、GND用のインナーリード29、39
の夫々の間に配列される信号入出力用インナーリード3
0等は、本数の増加がなされると、配列方向に隣接する
インナーリード間例えば30と31との間の離隔寸法を
確保する必要性から、金ワイヤーが接続される領域がI
Cチップ51のパッドから離れる方向に移動し、結果的
にリード長が短くなる。これは、信号入出力用インナー
リード30等とICチップ51のパッドとの間を接続す
る金ワイヤー長が長くなることを意味する。しかし、こ
のように、信号入出力用インナーリード30等の長さが
変化した場合においても、共通の目的で使用されるイン
ナーリードとICチップ51のGND用パッドとの間
は、予じめ最短距離に設定されるので、常時、金ワイヤ
ーの長さを短くできる。特に、共通の目的で使用される
インナーリードの配置は、ICチップ51の四辺の各辺
に沿って夫々複数本のインナーリードが配列される場合
に有効である。 【0024】第2図は、第1図のリードフレーム100
を用いたICパッケージの形態を示す。同図に示される
如く、GNDピンは23,29,39の3本しかないた
め、他のピンは電源用,信号入力,信号出力に有効に使
用できる。 【0025】図示はしないが、電源用ピンが多数有る場
合にも本発明は有効である。 【0026】本発明の半導体装置を得るための組立方法
について、第1図を参照し、以下に手順を簡単に説明す
る。 【0027】(1)一体成型されたリードフレーム10
0を準備する。 【0028】(2)タブ52に複数個のパッドが外周に
配列されたICチップ51を取り付ける。 【0029】(3)ICチップ51に配列された所定パ
ッドと所定インナーリードの端部とをワイヤーWで電気
的に接続する。 【0030】(4)周知の封止技術により、タブ54で
取り囲まれたICチップ51、ワイヤーW及びリードを
レジン封止する。 【0031】(5)タブ54を切断し、その後にリード
を成型し、第2図に示す半導体装置つまりICパッケー
ジを完成させる。 【0032】 【効果】(1)電源、GND等共通の電流経路の抵抗を
低減し、しかもこの電流経路の抵抗の低減化が自由に行
える半導体装置を提供できる。 【0033】(2)外部接続端子数の増加に対して独立
に、電源、GND等共通の電流経路の抵抗を低減し、し
かもこの電流経路の抵抗の低減化が自由に行える半導体
装置を提供できる。 【0034】以上に本発明者によってなされた発明を実
施例にもとづき具体的に説明したが、本発明は上記実施
例に限定されるものではなく、その要旨を逸脱しない範
囲で種々変更可能であることは言うまでもない。 【0035】例えば、上記実施例では、GNDピンにつ
いて本発明が適用されているが、電源回路に適用しても
よい。また、上記実施例ではGNDピンを3本とした
が、ワイヤーボンディングが良好に行なえるようにイン
ナーリード34,44をも同一のGND用インナーリー
ドとして形成してもよい。 【0036】 【利用分野】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野であるリー
ドフレームに適用した場合について説明したが、それに
限定されるものではなく、モータ駆動回路,電力増幅回
路等を内蔵するアナログ用ICにも利用することができ
る。
必要のあるパワーIC、各種の駆動回路を構成した半導
体集積回路が搭載される半導体チップのパッドとリード
とをワイヤーで電気的に接続する半導体装置に適用して
有効な技術に関する。 【0002】 【背景技術】半導体集積回路に用いられるリードフレー
ムには各種の形状のものがあるが、その一例が特開昭5
5−107250公報に示されている。 【0003】ところで、通常はICチップに設けられた
パッドと各インナーリードとは個別にワイヤーボンディ
ングされるのであるが、例えばシリアル−パラレル変換
ドライバー回路、或いはパワー回路等を内蔵した半導体
集積回路では電源用、GND用に複数の外部接続端子を
使用しているものがある。これは、電源回路、ひいては
アースラインに大電流が流れるためであり、抵抗を低減
させるために上記方法が採用されている。 【0004】たとえば本発明者らは、32ビットの感熱
ヘッドドライバーを開発しているが、その半導体チップ
のボンディングパッド構成は、出力パッドに1個の割合
でGNDパッドが設けられている。すなわち、56ピン
のパッケージにおいてGNDピンは大多数をしめてしま
う。このことは、ビット容量が大きくなればそれだけG
NDピンも多数になり、パッケージ本体も大きくなるこ
とを意味している。 【0005】しかし、パッケージの技術的動向として
は、小型化が実装密度を向上させるうえで有利である。
さらに、小型のパッケージで大容量の半導体装置を実現
するのが、コストの低減につながる。 【0006】本発明は上記にかんがみてなされたもので
ある。 【0007】 【発明の目的】本発明の目的は、電源、GND等共通の
電流経路の抵抗を低減し、しかもこの電流経路の抵抗の
低減化が自由に行える半導体装置を提供することにあ
る。 【0008】本発明の他の目的は、外部接続端子数の増
加に対して独立に、電源、GND等共通の電流経路の抵
抗を低減し、しかもこの電流経路の抵抗の低減化が自由
に行える半導体装置を提供することにある。 【0009】本発明の上記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面から明らかにな
るであろう。 【0010】 【発明の概要】本願において開示される発明の概要を簡
単に述ベれば、下記の通りである。 【0011】(1)平面形状が方形状に形成された半導
体チップのパッド、リードの夫々がワイヤーを介在して
電気的に接続される半導体装置において、前記半導体チ
ップの第1パッド、前記半導体チップの一辺と交差する
第1方向に延在する第1リードの一端の夫々がワイヤー
を介在して電気的に接続され、前記半導体チップの第1
パッドに隣接して前記第1方向と交差する第2方向に配
置された第2パッド、前記第1パッド及び第2パッドと
前記第1リードの一端側との間に配置され、第2方向に
延在し、かつ前記第1リードと同一リードフレームから
形成された第2リードの夫々がワイヤーを介在して電気
的に接続される。前記第2リードはアースライン、電源
等の共通の目的で使用される。 【0012】この構成により、前記半導体チップの第1
パッド、第1リードの一端の夫々を接続するワイヤー長
に比べて、第2パッド、第2リードつまり共通の目的で
使用されるリードの夫々を接続するワイヤー長を短くで
きるので、このワイヤー長を短縮した分、第2パッド、
ワイヤー及び第2リードを含む電流経路の抵抗を低減で
きるとともに、前記第2パッドに接続されるワイヤーの
延在方向に対して第2リードの延在方向が交差し、この
第2リードのいずれの領域においてもワイヤーを接続で
きるので、第2パッド、第2リードの夫々が最短の長さ
のワイヤーで自由に接続できる。 【0013】(2)平面形状が方形状に形成された半導
体チップの一辺に沿って、この半導体チップの一辺と交
差する第1方向に延在する複数本のリードが所定間隔で
配列され、前記半導体チップの一辺に沿う第2方向に配
列される複数個のパッドの夫々にワイヤーを介在して前
記複数本のリードのパッド側の一端の夫々が電気的に接
続される半導体装置において、前記半導体チップの複数
個のパッドと複数本のリードの一端との間に、第2方向
に延在する共通の目的に使用されるリードを配置し、こ
の共通の目的に使用されるリードの一端、前記複数本の
リードのうちの配列初段側の第1リードの一端の夫々を
一体に成型するとともに、リードの他端、配列終段側の
第2リードの一端の夫々を一体に成型し、前記共通の目
的で使用されるリード、半導体チップの複数個のパッド
のうちの一部のパッドの夫々がワイヤーを介在して電気
的に接続され、前記複数本のリードのうち、前記第1リ
ードと第2リードとの間に配列される第3リードの一
端、半導体チップの複数個のパッドのうちの他部のパッ
ドの夫々がワイヤーを介在して電気的に接続される。前
記複数本のリードは半導体チップの四辺の各辺の夫々に
配列される。 【0014】この構成により、前記手段(1)の他に、
前記共通の目的で使用されるリードと半導体チップの複
数個のパッドのうちの一部との間を接続するワイヤー長
を固定的に最短距離に設定し、第1リードと第2リード
との間に配列される第3リードの本数の増減に伴い、第
3リードと複数個のパッドのうちの他部との間を接続す
るワイヤー長が変化した場合においても、常時、共通の
目的で使用されるリードとそれに接続されるパッドとの
間のワイヤー長は第3リードの本数の増減に関係なく最
短距離に設定できる。 【0015】(3)半導体装置の組立方法において、半
導体チップが取り付けられるべきタブ、端部が前記タブ
の辺に沿って配列された複数本のリード、前記タブの辺
と複数本のリードの端部との間であって前記タブの辺に
沿って配列された他のリードを有し、前記タブ、複数本
のリード及び他のリードが一体に成型されてなるリード
フレームを準備する段階、前記タブに複数個のパッドを
有する半導体チップを取り付ける段階、前記複数個のパ
ッドのうち選択されたパッドと複数本のリードの端部と
の夫々を、及び選択された他のパッドと前記他のリード
とをワイヤーで電気的に接続する段階、前記半導体チッ
プ、ワイヤー、複数本のリードの端部及び他のリードを
レジン封止する段階を備える。 【0016】 【実施例】以下、本発明を適用したリードフレームの一
実施例を第1図を参照して説明する。 【0017】本実施例の特徴は、半導体集積回路におけ
るGND用の外部接続端子を削減し信号入出力ピンを増
やしたことにある。また、本実施例の特徴は、GND等
の大電流が流れる電流経路の抵抗を低減し、かつこの電
流経路の抵抗の低減化が自由に行えることにある。 【0018】第1図に示すように、リードフレーム10
0は44ピンの場合について示してある。同フレーム1
00においてGND用のインナーリード23,29,3
9は、斜線で示すように一体に結合されている。そし
て、ICチップ51のGND用パッドから9本もの接続
がなされているにも関わらず、パッケージ(図示せず)
外に設けられる端子(アウターリード)は僅か3個でよ
いことになる。 【0019】すなわち、本来、GND用のインナーリー
ドとして使用される、インナーリード25,27,3
1,33,35,37が全て不要になり、その分インナ
ーリード間が空くことになる。したがって、実際には、
上記インナーリード25〜37を他の目的たとえば、信
号の入出力ピンに使用できる。これによりICチップの
集積度が上がり1個のICチップに32ビット以上の容
量が可能となっても、このリードフレーム100を使用
することが可能になる。 【0020】上記リードフレーム100は、平面形状が
方形状のタブ52の一辺に対向する1つのダム54に、
このダム54の延在方向と交差する方向に延在する複数
本のインナーリード28〜39が、所定間隔で一体に成
型される。つまり、複数本のインナーリード28〜39
はICチップ51の一辺と交差する方向に延在する。こ
の複数本のインナーリード28〜39のうち、配列初段
側にGND用のインナーリード29、配列終段側にGN
D用のインナーリード39の夫々が配置される。このG
ND用のインナーリード29、39の夫々の間に配列さ
れるインナーリード30〜38のICチップ51のパッ
ドに接続される領域の一端側に沿ってかつ所定間隔離隔
し、共通の目的つまりGND用に使用されるインナーリ
ードが延在し、このインナーリードの一端側は配列初段
側のGND用のインナーリード29に、他端側は配列終
段側のGND用のインナーリード39に夫々一体に成型
される。結果的に、共通の目的で使用されるインナーリ
ードはICチップ51の一辺に沿って配列される複数個
のパッドと複数本のインナーリード30〜38との間に
配置されることになる。なお、タブ54はタブリード5
3a、53bによってリードフレームの一部に支持され
る。 【0021】また、インナーリード23から39までの
間隔を均等にし、特にGND用のインナーリード23、
29及び39の斜線部分のリード幅寸法を他のインナー
リード30等のリード幅寸法に比べて拡げて、電気抵抗
を小さくし、更に大電流を流し得るようにしてもよい。
また、このように、GND用のインナーリード23、2
9及び39のリード幅寸法を拡げた場合、熱抵抗を小さ
くできるので、ICチップ51から発生する熱を効率良
く外部に放出できる。 【0022】また、前述のGND用のインナーリード2
3、29、39の夫々に一体に成型された共通の目的で
使用されるインナーリードはICチップ51のパッドと
入出力信号用のインナーリード24〜28及び30〜3
8との間において延在するので、この共通の目的で使用
されるインナーリードとICチップ51のGND用パッ
ドとの間を接続する金ワイヤー(W)の長さは、信号入
出力用インナーリード24等と信号入出力用パッドとの
間を接続する金ワイヤーの長さに比べて短くなる。つま
り、GND用パッド、金ワイヤー及び共通の目的で使用
されるインナーリードを含む電流経路の抵抗を低減でき
る。しかも、GND用パッドに接続される金ワイヤー
は、共通の目的で使用されるインナーリードのいずれの
領域においても接続できるので、最短の長さで自由に接
続できる。この結果、金ワイヤーの使用量も低減でき、
又コストの低減も可能となる。 【0023】さらに、前記共通の目的で使用されるイン
ナーリードは、一端側がGND用のインナーリード29
に一体に成型され、他端側がGND用のインナーリード
39に一体に成型され、予じめICチップ51のGND
用パッドとの間が最短距離になる位置に固定的に設定さ
れる。この場合、GND用のインナーリード29、39
の夫々の間に配列される信号入出力用インナーリード3
0等は、本数の増加がなされると、配列方向に隣接する
インナーリード間例えば30と31との間の離隔寸法を
確保する必要性から、金ワイヤーが接続される領域がI
Cチップ51のパッドから離れる方向に移動し、結果的
にリード長が短くなる。これは、信号入出力用インナー
リード30等とICチップ51のパッドとの間を接続す
る金ワイヤー長が長くなることを意味する。しかし、こ
のように、信号入出力用インナーリード30等の長さが
変化した場合においても、共通の目的で使用されるイン
ナーリードとICチップ51のGND用パッドとの間
は、予じめ最短距離に設定されるので、常時、金ワイヤ
ーの長さを短くできる。特に、共通の目的で使用される
インナーリードの配置は、ICチップ51の四辺の各辺
に沿って夫々複数本のインナーリードが配列される場合
に有効である。 【0024】第2図は、第1図のリードフレーム100
を用いたICパッケージの形態を示す。同図に示される
如く、GNDピンは23,29,39の3本しかないた
め、他のピンは電源用,信号入力,信号出力に有効に使
用できる。 【0025】図示はしないが、電源用ピンが多数有る場
合にも本発明は有効である。 【0026】本発明の半導体装置を得るための組立方法
について、第1図を参照し、以下に手順を簡単に説明す
る。 【0027】(1)一体成型されたリードフレーム10
0を準備する。 【0028】(2)タブ52に複数個のパッドが外周に
配列されたICチップ51を取り付ける。 【0029】(3)ICチップ51に配列された所定パ
ッドと所定インナーリードの端部とをワイヤーWで電気
的に接続する。 【0030】(4)周知の封止技術により、タブ54で
取り囲まれたICチップ51、ワイヤーW及びリードを
レジン封止する。 【0031】(5)タブ54を切断し、その後にリード
を成型し、第2図に示す半導体装置つまりICパッケー
ジを完成させる。 【0032】 【効果】(1)電源、GND等共通の電流経路の抵抗を
低減し、しかもこの電流経路の抵抗の低減化が自由に行
える半導体装置を提供できる。 【0033】(2)外部接続端子数の増加に対して独立
に、電源、GND等共通の電流経路の抵抗を低減し、し
かもこの電流経路の抵抗の低減化が自由に行える半導体
装置を提供できる。 【0034】以上に本発明者によってなされた発明を実
施例にもとづき具体的に説明したが、本発明は上記実施
例に限定されるものではなく、その要旨を逸脱しない範
囲で種々変更可能であることは言うまでもない。 【0035】例えば、上記実施例では、GNDピンにつ
いて本発明が適用されているが、電源回路に適用しても
よい。また、上記実施例ではGNDピンを3本とした
が、ワイヤーボンディングが良好に行なえるようにイン
ナーリード34,44をも同一のGND用インナーリー
ドとして形成してもよい。 【0036】 【利用分野】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野であるリー
ドフレームに適用した場合について説明したが、それに
限定されるものではなく、モータ駆動回路,電力増幅回
路等を内蔵するアナログ用ICにも利用することができ
る。
【図面の簡単な説明】
【図1】 第1図は本発明を適用したリードフレームの
一実施例を示す平面図である。 【図2】 第2図は本発明のリードフレームを使用した
ICパッケージの斜視図である。 【符号の説明】 1〜44…インナーリード、51…ICチップ、52…
タブ、53a、53b…タブ吊りリード、54…ダム、
100…リードフレーム。
一実施例を示す平面図である。 【図2】 第2図は本発明のリードフレームを使用した
ICパッケージの斜視図である。 【符号の説明】 1〜44…インナーリード、51…ICチップ、52…
タブ、53a、53b…タブ吊りリード、54…ダム、
100…リードフレーム。
Claims (1)
- 【特許請求の範囲】 1.平面形状が方形状に形成された半導体チップのパッ
ド、リードの夫々がワイヤーを介在して電気的に接続さ
れる半導体装置において、前記半導体チップの第1パッ
ド、前記半導体チップの一辺と交差する第1方向に延在
する第1リードの一端の夫々がワイヤーを介在して電気
的に接続され、前記半導体チップの第1パッドに隣接し
て前記第1方向と交差する第2方向に配置された第2パ
ッド、前記第1パッド及び第2パッドと前記第1リード
の一端側との間に配置され、第2方向に延在し、かつ前
記第1リードと同一リードフレームから形成された第2
リードの夫々がワイヤーを介在して電気的に接続される
ことを特徴とする半導体装置。 2.前記第2リードはアースライン、電源等の共通の目
的で使用されるリードであることを特徴とする特許請求
の範囲第1項に記載の半導体装置。 3.平面形状が方形状に形成された半導体チップの一辺
に沿って、この半導体チップの一辺と交差する第1方向
に延在する複数本のリードが所定間隔で配列され、前記
半導体チップの一辺に沿う第2方向に配列される複数個
のパッドの夫々にワイヤーを介在して前記複数本のリー
ドのパッド側の一端の夫々が電気的に接続される半導体
装置において、前記半導体チップの複数個のパッドと複
数本のリードの一端との間に、第2方向に延在する共通
の目的に使用されるリードを配置し、この共通の目的に
使用されるリードの一端、前記複数本のリードのうちの
配列初段側の第1リードの一端の夫々を一体に成型する
とともに、リードの他端、配列終段側の第2リードの一
端の夫々を一体に成型し、前記共通の目的で使用される
リード、半導体チップの複数個のパッドのうちの一部の
パッドの夫々がワイヤーを介在して電気的に接続され、
前記複数本のリードのうち、前記第1リードと第2リー
ドとの間に配列される第3リードの一端、半導体チップ
の複数個のパッドのうちの他部のパッドの夫々がワイヤ
ーを介在して電気的に接続されることを特徴とする半導
体装置。 4.前記複数本のリードは半導体チップの四辺の各辺の
夫々に配列されることを特徴とする特許請求の範囲第3
項に記載の半導体装置。 5.半導体チップが取り付けられるべきタブ、端部が前
記タブの辺に沿って配列された複数本のリード、前記タ
ブの辺と複数本のリードの端部との間であって前記タブ
の辺に沿って配列された他のリードを有し、前記タブ、
複数本のリード及び他のリードが一体に成型されてなる
リードフレームを準備する段階、前記タブに複数個のパ
ッドを有する半導体チップを取り付ける段階、前記複数
個のパッドのうち選択されたパッドと複数本のリードの
端部との夫々を、及び選択された他のパッドと前記他の
リードとをワイヤーで電気的に接続する段階、前記半導
体チップ、ワイヤー、複数本のリードの端部及び他のリ
ードをレジン封止する段階を備えたことを特徴とする半
導体装置の組立方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3321977A JPH0521691A (ja) | 1991-12-05 | 1991-12-05 | 半導体装置及びその組立方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3321977A JPH0521691A (ja) | 1991-12-05 | 1991-12-05 | 半導体装置及びその組立方法 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59270818A Division JPH061801B2 (ja) | 1984-12-24 | 1984-12-24 | リ−ドフレ−ム |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0521691A true JPH0521691A (ja) | 1993-01-29 |
Family
ID=18138543
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3321977A Pending JPH0521691A (ja) | 1991-12-05 | 1991-12-05 | 半導体装置及びその組立方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0521691A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20100126764A1 (en) * | 2008-11-24 | 2010-05-27 | Seagate Technology, Llc | die ground lead |
CN108878394A (zh) * | 2018-07-27 | 2018-11-23 | 杭州士兰微电子股份有限公司 | 功率封装结构及其引线框 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5394875A (en) * | 1977-01-31 | 1978-08-19 | Nec Corp | Package for semiconductor element |
-
1991
- 1991-12-05 JP JP3321977A patent/JPH0521691A/ja active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5394875A (en) * | 1977-01-31 | 1978-08-19 | Nec Corp | Package for semiconductor element |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20100126764A1 (en) * | 2008-11-24 | 2010-05-27 | Seagate Technology, Llc | die ground lead |
CN108878394A (zh) * | 2018-07-27 | 2018-11-23 | 杭州士兰微电子股份有限公司 | 功率封装结构及其引线框 |
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