JP2003124331A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- Semiconductor Integrated Circuits (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 静電放電により発生した電流及び電圧による
回路の性能劣化及び破壊が生じることを防止する。 【解決手段】 本発明の一実施形態による半導体集積回
路装置は、第１のチップ１２ａと、第１のチップ１２ａ
と電気的に独立する第２のチップ１２ｂと、第１及び第
２のチップ１２ａ、１２ｂ上にそれぞれ配置され、ＧＮ
Ｄピンへつながるパッド１５ａ、１５ｂと、このパッド
１５ａ、１５ｂとそれぞれ接続するパッド２３ａ、２３
ｂと、このパッド２３ａ、２３ｂを接続するボンディン
グワイヤ２４と、パッド１５ａ、２３ａ間、パッド１５
ｂ、２３ｂ間にそれぞれ配置された保護回路２２ａ、２
２ｂとを具備する。
回路の性能劣化及び破壊が生じることを防止する。 【解決手段】 本発明の一実施形態による半導体集積回
路装置は、第１のチップ１２ａと、第１のチップ１２ａ
と電気的に独立する第２のチップ１２ｂと、第１及び第
２のチップ１２ａ、１２ｂ上にそれぞれ配置され、ＧＮ
Ｄピンへつながるパッド１５ａ、１５ｂと、このパッド
１５ａ、１５ｂとそれぞれ接続するパッド２３ａ、２３
ｂと、このパッド２３ａ、２３ｂを接続するボンディン
グワイヤ２４と、パッド１５ａ、２３ａ間、パッド１５
ｂ、２３ｂ間にそれぞれ配置された保護回路２２ａ、２
２ｂとを具備する。
Description
【０００１】
【発明の属する技術分野】本発明は、複数に分離された
ベッド上に複数のチップがそれぞれ配置されて１つの外
囲器に集積された半導体集積回路装置に関する。
ベッド上に複数のチップがそれぞれ配置されて１つの外
囲器に集積された半導体集積回路装置に関する。
【０００２】
【従来の技術】近年、半導体の集積技術の向上やアセン
ブリ技術が進んだことにより、複数のチップをまとめて
一つの外囲器へパッケージングすることが、しばしば行
われるようになってきている。また、チップに性能の異
なる複数の回路を搭載する場合は、干渉を避けるため
に、分離されたベッドに性能の異なる回路を搭載したチ
ップがそれぞれ配置される。このような半導体集積回路
装置の従来技術を以下に説明する。
ブリ技術が進んだことにより、複数のチップをまとめて
一つの外囲器へパッケージングすることが、しばしば行
われるようになってきている。また、チップに性能の異
なる複数の回路を搭載する場合は、干渉を避けるため
に、分離されたベッドに性能の異なる回路を搭載したチ
ップがそれぞれ配置される。このような半導体集積回路
装置の従来技術を以下に説明する。
【０００３】図９は、従来技術による２チップで構成さ
れた半導体集積回路装置の構成図を示す。図９に示すよ
うに、基板１０上に第１のベッド１１ａ、第２のベッド
１１ｂがそれぞれ配置され、これら第１のベッド１１
ａ、第２のベッド１１ｂ上に回路性能の異なる第１のチ
ップ１２ａ、第２のチップ１２ｂがそれぞれ配置され
る。第１のチップ１２ａ内には第１の内部回路部１３ａ
が配置され、この第１の内部回路部１３ａにはパッド１
４ａ、１５ａがそれぞれ接続される。パッド１４ａはボ
ンディングワイヤ１６ａで電源ピン（図示せず）に接続
され、パッド１５ａはボンディングワイヤ１８ａでＧＮ
Ｄピン（図示せず）に接続される。同様に、第２のチッ
プ１２ｂ内には第２の内部回路部１３ｂが配置され、こ
の第２の内部回路部１３ｂにはパッド１４ｂ、１５ｂが
それぞれ接続される。パッド１４ｂはボンディングワイ
ヤ１６ｂで電源ピン（図示せず）に接続され、パッド１
５ｂはボンディングワイヤ１８ｂでＧＮＤピン（図示せ
ず）に接続される。そして、第１のチップ１２ａと第２
のチップ１２ｂとの間で信号を伝達するために、第１の
内部回路部１３ａに接続するパッド２０ａと第２の内部
回路部１３ｂに接続するパッド２０ｂとが、ボンディン
グワイヤ２１で接続される。
れた半導体集積回路装置の構成図を示す。図９に示すよ
うに、基板１０上に第１のベッド１１ａ、第２のベッド
１１ｂがそれぞれ配置され、これら第１のベッド１１
ａ、第２のベッド１１ｂ上に回路性能の異なる第１のチ
ップ１２ａ、第２のチップ１２ｂがそれぞれ配置され
る。第１のチップ１２ａ内には第１の内部回路部１３ａ
が配置され、この第１の内部回路部１３ａにはパッド１
４ａ、１５ａがそれぞれ接続される。パッド１４ａはボ
ンディングワイヤ１６ａで電源ピン（図示せず）に接続
され、パッド１５ａはボンディングワイヤ１８ａでＧＮ
Ｄピン（図示せず）に接続される。同様に、第２のチッ
プ１２ｂ内には第２の内部回路部１３ｂが配置され、こ
の第２の内部回路部１３ｂにはパッド１４ｂ、１５ｂが
それぞれ接続される。パッド１４ｂはボンディングワイ
ヤ１６ｂで電源ピン（図示せず）に接続され、パッド１
５ｂはボンディングワイヤ１８ｂでＧＮＤピン（図示せ
ず）に接続される。そして、第１のチップ１２ａと第２
のチップ１２ｂとの間で信号を伝達するために、第１の
内部回路部１３ａに接続するパッド２０ａと第２の内部
回路部１３ｂに接続するパッド２０ｂとが、ボンディン
グワイヤ２１で接続される。
【０００４】
【発明が解決しようとする課題】上記従来技術による半
導体集積回路装置では、各チップ１２ａ、１２ｂ間での
干渉を避けるために、ベッド１１ａ、１１ｂを分離する
ことにより複数のチップ１２ａ、１２ｂを分けて配置し
た。この結果、１つの外囲器内に１チップのみを配置し
た構成では存在しなかった静電放電モードが生じた。こ
の静電放電モードとは、複数のチップのうち、あるチッ
プ内のパッドに接続された外囲器の外に出るピンと、他
のチップ内のパッドに接続された外囲器の外に出るピン
との間で、静電放電が発生してしまうことである。この
ような静電放電モードが起こると、チップ間にまたがっ
て静電気により発生した瞬時的な放電電流や電圧が内部
回路に流れ込み、この回路内の素子の劣化や破壊が生じ
るという問題がある。
導体集積回路装置では、各チップ１２ａ、１２ｂ間での
干渉を避けるために、ベッド１１ａ、１１ｂを分離する
ことにより複数のチップ１２ａ、１２ｂを分けて配置し
た。この結果、１つの外囲器内に１チップのみを配置し
た構成では存在しなかった静電放電モードが生じた。こ
の静電放電モードとは、複数のチップのうち、あるチッ
プ内のパッドに接続された外囲器の外に出るピンと、他
のチップ内のパッドに接続された外囲器の外に出るピン
との間で、静電放電が発生してしまうことである。この
ような静電放電モードが起こると、チップ間にまたがっ
て静電気により発生した瞬時的な放電電流や電圧が内部
回路に流れ込み、この回路内の素子の劣化や破壊が生じ
るという問題がある。
【０００５】例えば、第２のチップ１２ｂ上のパッド１
５ｂにつながるＧＮＤピンを基準として、第１のチップ
１２ａにある内部回路部１３ａの電源ピンにつながるパ
ッド１４ａに静電放電が発生した場合、第１のチップ１
２ａと第２のチップ１２ｂはボンディングワイヤ２１で
接続されているため、第１のチップ１２ａ内に発生した
瞬時的な放電電流や電圧は、図９に示す経路６０を通っ
て第２のチップ１２ｂに流れ込んでしまう。そして、こ
の第２のチップ１２ｂに流れ込んだ電流や電圧は、第２
のチップ１２ｂの内部回路部１３ｂ、すなわち半導体集
積回路に要求される回路機能や特性を実現するための回
路に印加して、回路素子の特性劣化や破壊が生じてしま
うという問題があった。
５ｂにつながるＧＮＤピンを基準として、第１のチップ
１２ａにある内部回路部１３ａの電源ピンにつながるパ
ッド１４ａに静電放電が発生した場合、第１のチップ１
２ａと第２のチップ１２ｂはボンディングワイヤ２１で
接続されているため、第１のチップ１２ａ内に発生した
瞬時的な放電電流や電圧は、図９に示す経路６０を通っ
て第２のチップ１２ｂに流れ込んでしまう。そして、こ
の第２のチップ１２ｂに流れ込んだ電流や電圧は、第２
のチップ１２ｂの内部回路部１３ｂ、すなわち半導体集
積回路に要求される回路機能や特性を実現するための回
路に印加して、回路素子の特性劣化や破壊が生じてしま
うという問題があった。
【０００６】本発明は上記課題を解決するためになされ
たものであり、その目的とするところは、回路の性能劣
化及び破壊を防止することが可能な半導体集積回路装置
を提供することにある。
たものであり、その目的とするところは、回路の性能劣
化及び破壊を防止することが可能な半導体集積回路装置
を提供することにある。
【０００７】
【課題を解決するための手段】本発明は、前記目的を達
成するために以下に示す手段を用いている。
成するために以下に示す手段を用いている。
【０００８】本発明の第１の視点による半導体集積回路
装置は、１つの外囲器に複数のチップを搭載した半導体
集積回路装置であって、第１のチップと、前記第１のチ
ップと電気的に独立して配置された第２のチップと、前
記第１のチップ上に配置され、第１のＧＮＤピンへつな
がる第１のパッドと、前記第１のチップ上に配置され、
前記第１のパッドと接続する第２のパッドと、前記第２
のチップ上に配置され、第２のＧＮＤピンへつながる第
３のパッドと、前記第２のチップ上に配置され、前記第
３のパッドと接続する第４のパッドと、前記第２のパッ
ドと前記第４のパッドとを接続する第１の接続部材と、
前記第１のパッドと前記第２のパッド間、前記第３のパ
ッドと前記第４のパッド間の少なくとも一方に配置され
た保護回路とを具備する。
装置は、１つの外囲器に複数のチップを搭載した半導体
集積回路装置であって、第１のチップと、前記第１のチ
ップと電気的に独立して配置された第２のチップと、前
記第１のチップ上に配置され、第１のＧＮＤピンへつな
がる第１のパッドと、前記第１のチップ上に配置され、
前記第１のパッドと接続する第２のパッドと、前記第２
のチップ上に配置され、第２のＧＮＤピンへつながる第
３のパッドと、前記第２のチップ上に配置され、前記第
３のパッドと接続する第４のパッドと、前記第２のパッ
ドと前記第４のパッドとを接続する第１の接続部材と、
前記第１のパッドと前記第２のパッド間、前記第３のパ
ッドと前記第４のパッド間の少なくとも一方に配置され
た保護回路とを具備する。
【０００９】本発明の第２の視点による半導体集積回路
装置は、１つの外囲器に複数のチップを搭載し、これら
チップが複数に分離されたベッド上にそれぞれ配置され
た半導体集積回路装置であって、第１のベッドと、前記
第１のベッド上に配置された第１のチップと、前記第１
のベッドと分離して配置された第２のベッドと、前記第
２のベッド上に配置された第２のチップと、前記第１の
チップ上に配置され、第１のＧＮＤピンへつながる第１
のパッドと、前記第１のチップ上に配置され、前記第１
のパッドと接続する第２のパッドと、前記第２のチップ
上に配置され、第２のＧＮＤピンへつながる第３のパッ
ドと、前記第２のチップ上に配置され、前記第３のパッ
ドと接続する第４のパッドと、前記第２のパッドと前記
第４のパッドとを接続する第１の接続部材と、前記第１
のパッドと前記第２のパッド間、前記第３のパッドと前
記第４のパッド間の少なくとも一方に配置された保護回
路とを具備する。
装置は、１つの外囲器に複数のチップを搭載し、これら
チップが複数に分離されたベッド上にそれぞれ配置され
た半導体集積回路装置であって、第１のベッドと、前記
第１のベッド上に配置された第１のチップと、前記第１
のベッドと分離して配置された第２のベッドと、前記第
２のベッド上に配置された第２のチップと、前記第１の
チップ上に配置され、第１のＧＮＤピンへつながる第１
のパッドと、前記第１のチップ上に配置され、前記第１
のパッドと接続する第２のパッドと、前記第２のチップ
上に配置され、第２のＧＮＤピンへつながる第３のパッ
ドと、前記第２のチップ上に配置され、前記第３のパッ
ドと接続する第４のパッドと、前記第２のパッドと前記
第４のパッドとを接続する第１の接続部材と、前記第１
のパッドと前記第２のパッド間、前記第３のパッドと前
記第４のパッド間の少なくとも一方に配置された保護回
路とを具備する。
【００１０】
【発明の実施の形態】本発明の実施の形態に係る半導体
集積回路装置は、複数に分離されたベッド上に複数のチ
ップがそれぞれ配置されて１つの外囲器に集積されたも
のであり、静電放電により発生した瞬時的な電流や電圧
を、保護回路を経由して逃がすことで、素子の劣化や破
壊が生じることを回避することを可能にしたものであ
る。
集積回路装置は、複数に分離されたベッド上に複数のチ
ップがそれぞれ配置されて１つの外囲器に集積されたも
のであり、静電放電により発生した瞬時的な電流や電圧
を、保護回路を経由して逃がすことで、素子の劣化や破
壊が生じることを回避することを可能にしたものであ
る。
【００１１】本発明の実施の形態を以下に図面を参照し
て説明する。この説明に際し、全図にわたり、共通する
部分には共通する参照符号を付す。
て説明する。この説明に際し、全図にわたり、共通する
部分には共通する参照符号を付す。
【００１２】［第１の実施形態］第１の実施形態は、静
電放電により発生した瞬時的な電流や電圧を逃がすため
に、複数のチップ上に保護回路をそれぞれ設けた例であ
る。
電放電により発生した瞬時的な電流や電圧を逃がすため
に、複数のチップ上に保護回路をそれぞれ設けた例であ
る。
【００１３】図１は、本発明の第１の実施形態に係る半
導体集積回路装置の概略的な斜視図を示す。図２は、図
１に示す半導体集積回路装置の一部拡大図を示す。
導体集積回路装置の概略的な斜視図を示す。図２は、図
１に示す半導体集積回路装置の一部拡大図を示す。
【００１４】図１、図２に示すように、基板１０上に第
１のベッド１１ａ、第２のベッド１１ｂがそれぞれ配置
され、これら第１のベッド１１ａ、第２のベッド１１ｂ
上に回路性能の異なる第１のチップ１２ａ、第２のチッ
プ１２ｂがそれぞれ配置される。第１のチップ１２ａ内
には第１の内部回路部１３ａが配置され、この第１の内
部回路部１３ａにはパッド１４ａ、１５ａがそれぞれ接
続される。パッド１４ａはボンディングワイヤ１６ａで
電源ピン１７ａに接続され、パッド１５ａはボンディン
グワイヤ１８ａでＧＮＤピン１９ａに接続される。同様
に、第２のチップ１２ｂ内には第２の内部回路部１３ｂ
が配置され、この第２の内部回路部１３ｂにはパッド１
４ｂ、１５ｂがそれぞれ接続される。パッド１４ｂはボ
ンディングワイヤ１６ｂで電源ピン１７ｂに接続され、
パッド１５ｂはボンディングワイヤ１８ｂでＧＮＤピン
１９ｂに接続される。
１のベッド１１ａ、第２のベッド１１ｂがそれぞれ配置
され、これら第１のベッド１１ａ、第２のベッド１１ｂ
上に回路性能の異なる第１のチップ１２ａ、第２のチッ
プ１２ｂがそれぞれ配置される。第１のチップ１２ａ内
には第１の内部回路部１３ａが配置され、この第１の内
部回路部１３ａにはパッド１４ａ、１５ａがそれぞれ接
続される。パッド１４ａはボンディングワイヤ１６ａで
電源ピン１７ａに接続され、パッド１５ａはボンディン
グワイヤ１８ａでＧＮＤピン１９ａに接続される。同様
に、第２のチップ１２ｂ内には第２の内部回路部１３ｂ
が配置され、この第２の内部回路部１３ｂにはパッド１
４ｂ、１５ｂがそれぞれ接続される。パッド１４ｂはボ
ンディングワイヤ１６ｂで電源ピン１７ｂに接続され、
パッド１５ｂはボンディングワイヤ１８ｂでＧＮＤピン
１９ｂに接続される。
【００１５】第１のチップ１２ａと第２のチップ１２ｂ
との間で信号を伝達するために、第１の内部回路部１３
ａに接続するパッド２０ａと第２の内部回路部１３ｂに
接続するパッド２０ｂとが、ボンディングワイヤ２１で
接続される。
との間で信号を伝達するために、第１の内部回路部１３
ａに接続するパッド２０ａと第２の内部回路部１３ｂに
接続するパッド２０ｂとが、ボンディングワイヤ２１で
接続される。
【００１６】第１のチップ１２ａのパッド１５ａに第１
の保護回路２２ａが接続され、この第１の保護回路２２
ａにパッド２３ａが接続される。同様に、第２のチップ
１２ｂのパッド１５ｂに第２の保護回路２２ｂが接続さ
れ、この第１の保護回路２２ｂにパッド２３ｂが接続さ
れる。そして、パッド２３ａとパッド２３ｂとがボンデ
ィングワイヤ２４で接続される。
の保護回路２２ａが接続され、この第１の保護回路２２
ａにパッド２３ａが接続される。同様に、第２のチップ
１２ｂのパッド１５ｂに第２の保護回路２２ｂが接続さ
れ、この第１の保護回路２２ｂにパッド２３ｂが接続さ
れる。そして、パッド２３ａとパッド２３ｂとがボンデ
ィングワイヤ２４で接続される。
【００１７】ここで、保護回路２２ａ、２２ｂは、各チ
ップ１２ａ、１２ｂの内部回路部１３ａ、１３ｂの外側
に配置されるように、各チップ１２ａ、１２ｂの外周部
に配置される。また、保護経路２５を用いて静電気によ
る電流や電圧を逃がすためには、Ａ領域の抵抗はＢ領域
の抵抗よりも低いことが必要である。
ップ１２ａ、１２ｂの内部回路部１３ａ、１３ｂの外側
に配置されるように、各チップ１２ａ、１２ｂの外周部
に配置される。また、保護経路２５を用いて静電気によ
る電流や電圧を逃がすためには、Ａ領域の抵抗はＢ領域
の抵抗よりも低いことが必要である。
【００１８】尚、ワイヤボンディングでは、各チップの
基板はベッドにショートされているため、ベッドが複数
に分かれていない場合は各チップの基板が同一のベッド
で電気的にショートされ、各チップの基板は電気的に独
立な状態でなくなる。これに対し、本発明の第１の実施
形態では、分離されたベッド１１ａ、１１ｂを設け、こ
のベッド１１ａ、１１ｂ上に第１及び第２のチップ１２
ａ、１２ｂをそれぞれ配置することにより、第１及び第
２のチップ１２ａ、１２ｂの基板を電気的に独立な状態
にしている。言い換えると、各チップ１２ａ、１２ｂの
基板が電気的配線で直接ショートされていない。これ
は、第１及び第２のチップ１２ａ、１２ｂが、以下に示
すような異なる回路性能を有することから、この回路性
能の異なりによる不具合を回避するためである。
基板はベッドにショートされているため、ベッドが複数
に分かれていない場合は各チップの基板が同一のベッド
で電気的にショートされ、各チップの基板は電気的に独
立な状態でなくなる。これに対し、本発明の第１の実施
形態では、分離されたベッド１１ａ、１１ｂを設け、こ
のベッド１１ａ、１１ｂ上に第１及び第２のチップ１２
ａ、１２ｂをそれぞれ配置することにより、第１及び第
２のチップ１２ａ、１２ｂの基板を電気的に独立な状態
にしている。言い換えると、各チップ１２ａ、１２ｂの
基板が電気的配線で直接ショートされていない。これ
は、第１及び第２のチップ１２ａ、１２ｂが、以下に示
すような異なる回路性能を有することから、この回路性
能の異なりによる不具合を回避するためである。
【００１９】例えば、第１のチップ１２ａと第２のチッ
プ１２ｂとで使用する周波数が異なる。また、第１のチ
ップ１２ａの電源電圧が１０Ｖ、第２のチップ１２ａの
電源電圧が１００Ｖであるように、第１のチップ１２ａ
と第２のチップ１２ｂの電源電圧値が少なくとも２倍以
上異なる。また、第１のチップ１２ａと第２のチップ１
２ｂとは電源のオン、オフのタイミングが異なり、第１
のチップ１２ａがオンの時に第２のチップ１２ｂがオン
又はオフしたり、第１のチップ１２ａがオフの時に第２
のチップ１２ｂがオンしたりする。また、第１のチップ
１２ａと第２のチップ１２ｂの一方はアナログ信号を用
い、第１のチップ１２ａと第２のチップ１２ｂの他方は
デジタル信号を用いる場合もある。
プ１２ｂとで使用する周波数が異なる。また、第１のチ
ップ１２ａの電源電圧が１０Ｖ、第２のチップ１２ａの
電源電圧が１００Ｖであるように、第１のチップ１２ａ
と第２のチップ１２ｂの電源電圧値が少なくとも２倍以
上異なる。また、第１のチップ１２ａと第２のチップ１
２ｂとは電源のオン、オフのタイミングが異なり、第１
のチップ１２ａがオンの時に第２のチップ１２ｂがオン
又はオフしたり、第１のチップ１２ａがオフの時に第２
のチップ１２ｂがオンしたりする。また、第１のチップ
１２ａと第２のチップ１２ｂの一方はアナログ信号を用
い、第１のチップ１２ａと第２のチップ１２ｂの他方は
デジタル信号を用いる場合もある。
【００２０】また、第１、第２の内部回路部１３ａ、１
３ｂは、半導体集積回路に要求される回路機能や特性を
実現する回路である。
３ｂは、半導体集積回路に要求される回路機能や特性を
実現する回路である。
【００２１】図３乃至図５は、本発明の第１の実施形態
に係る保護回路の具体的な構成図を示す。尚、保護回路
２２ａ、２２ｂは、図３乃至図５に示す構造のいずれの
構造であってもよく、目的を達成するためには、特に、
図３（ａ）や図４（ａ）に示す構造が好ましい。
に係る保護回路の具体的な構成図を示す。尚、保護回路
２２ａ、２２ｂは、図３乃至図５に示す構造のいずれの
構造であってもよく、目的を達成するためには、特に、
図３（ａ）や図４（ａ）に示す構造が好ましい。
【００２２】図３（ａ）に示すように、保護回路２２
ａ、２２ｂは、並列接続された２つのダイオード３１、
３２で構成されてもよい。また、図３（ｂ）に示すよう
に、保護回路２２ａ、２２ｂは、直列接続された複数の
ダイオード３１、３３と、直列接続された複数のダイオ
ード３２、３４とが並列接続されてもよい。
ａ、２２ｂは、並列接続された２つのダイオード３１、
３２で構成されてもよい。また、図３（ｂ）に示すよう
に、保護回路２２ａ、２２ｂは、直列接続された複数の
ダイオード３１、３３と、直列接続された複数のダイオ
ード３２、３４とが並列接続されてもよい。
【００２３】図４（ａ）に示すように、保護回路２２
ａ、２２ｂは、直列接続されたトランジスタ４１及び抵
抗４２と、直列接続されたトランジスタ４３及び抵抗４
４とが並列接続されてもよい。また、図４（ｂ）に示す
ように、保護回路２２ａ、２２ｂは、直列接続されたト
ランジスタ４１、４５及び抵抗４２、４６と、直列接続
されたトランジスタ４３、４７及び抵抗４４、４８とが
並列接続されてもよい。
ａ、２２ｂは、直列接続されたトランジスタ４１及び抵
抗４２と、直列接続されたトランジスタ４３及び抵抗４
４とが並列接続されてもよい。また、図４（ｂ）に示す
ように、保護回路２２ａ、２２ｂは、直列接続されたト
ランジスタ４１、４５及び抵抗４２、４６と、直列接続
されたトランジスタ４３、４７及び抵抗４４、４８とが
並列接続されてもよい。
【００２４】図５（ａ）に示すように、保護回路２２
ａ、２２ｂは、並列接続された２つのトランジスタ５
１、５２で構成されてもよい。また、図５（ｂ）に示す
ように、保護回路２２ａ、２２ｂは、直列接続された複
数のトランジスタ５１、５３と、直列接続された複数の
トランジスタ５２、５４とが並列接続されてもよい。
ａ、２２ｂは、並列接続された２つのトランジスタ５
１、５２で構成されてもよい。また、図５（ｂ）に示す
ように、保護回路２２ａ、２２ｂは、直列接続された複
数のトランジスタ５１、５３と、直列接続された複数の
トランジスタ５２、５４とが並列接続されてもよい。
【００２５】上記第１の実施形態によれば、ＧＮＤピン
１９ａ、１９ｂにつながるパッド１５ａ、１５ｂ間に、
第１の保護回路２２ａ〜パッド２３ａ〜ボンディングワ
イヤ２４〜パッド２３ｂ〜第２の保護回路２２ｂが配置
されているため、次のような効果が得られる。
１９ａ、１９ｂにつながるパッド１５ａ、１５ｂ間に、
第１の保護回路２２ａ〜パッド２３ａ〜ボンディングワ
イヤ２４〜パッド２３ｂ〜第２の保護回路２２ｂが配置
されているため、次のような効果が得られる。
【００２６】例えば、第２のチップ１２ｂのＧＮＤピン
１９ｂにつながるパッド１５ｂを基準として、第１のチ
ップ１２ａにある内部回路部１３ａの電源ピン１７ａに
つながるパッド１４ａに静電放電が発生した場合を想定
する。この場合、第１の実施形態では、図２の波線で示
す保護経路２５が形成できるため、第１のチップ１２ａ
内に発生した静電気による電流や電圧は、ボンディング
ワイヤ２１を介して第２のチップ１２ｂに流れ込まず
に、保護経路２５を通って第２のチップ１２ｂのＧＮＤ
ピン１９ｂへ逃がすことができる。つまり、第２のチッ
プ１２ｂの内部回路部１３ｂに瞬時的な電流、電圧が印
加されることなく、外部へ放電させることができる。
１９ｂにつながるパッド１５ｂを基準として、第１のチ
ップ１２ａにある内部回路部１３ａの電源ピン１７ａに
つながるパッド１４ａに静電放電が発生した場合を想定
する。この場合、第１の実施形態では、図２の波線で示
す保護経路２５が形成できるため、第１のチップ１２ａ
内に発生した静電気による電流や電圧は、ボンディング
ワイヤ２１を介して第２のチップ１２ｂに流れ込まず
に、保護経路２５を通って第２のチップ１２ｂのＧＮＤ
ピン１９ｂへ逃がすことができる。つまり、第２のチッ
プ１２ｂの内部回路部１３ｂに瞬時的な電流、電圧が印
加されることなく、外部へ放電させることができる。
【００２７】このように、第１の実施形態では、複数の
チップにまたがった静電放電モードが生じた場合であっ
ても、内部回路における素子の劣化や破壊を避けること
ができる。このため、静電放電が発生した場合であって
も、半導体集積回路の製造工程、半導体集積回路が搭載
された電気製品の製造工程、半導体集積回路が搭載され
た電気製品の使用時等において、半導体集積回路及びこ
の半導体集積回路が搭載された電気製品の性能の劣化や
素子破壊の問題を回避することができる。従って、半導
体集積回路装置の静電放電に対する信頼性を高めること
ができる。
チップにまたがった静電放電モードが生じた場合であっ
ても、内部回路における素子の劣化や破壊を避けること
ができる。このため、静電放電が発生した場合であって
も、半導体集積回路の製造工程、半導体集積回路が搭載
された電気製品の製造工程、半導体集積回路が搭載され
た電気製品の使用時等において、半導体集積回路及びこ
の半導体集積回路が搭載された電気製品の性能の劣化や
素子破壊の問題を回避することができる。従って、半導
体集積回路装置の静電放電に対する信頼性を高めること
ができる。
【００２８】また、保護回路２２ａ、２２ｂは、図３乃
至図５に示すように、簡単な構成で形成することができ
る上、保護経路２５の形成にあたり保護回路２２ａ、２
２ｂの複雑な接続を必要としない。このため、半導体集
積回路装置の製造が容易であり、かつ半導体集積回路装
置の製造コストを下げることができる。
至図５に示すように、簡単な構成で形成することができ
る上、保護経路２５の形成にあたり保護回路２２ａ、２
２ｂの複雑な接続を必要としない。このため、半導体集
積回路装置の製造が容易であり、かつ半導体集積回路装
置の製造コストを下げることができる。
【００２９】尚、第１の実施形態では、２つのチップを
搭載した場合を例にあげて説明したが、チップを２つ以
上搭載してもよい。例えば、各チップ上に、チップ間を
接続する第１のパッドと、ＧＮＤピンへつながる第２の
パッドとをそれぞれ設け、各チップの第１のパッドはボ
ンディングワイヤで接続し、第１のパッドと第２のパッ
ド間には保護回路を設ければよい。この場合も、上記第
１の実施形態と同様の効果を得ることができる。
搭載した場合を例にあげて説明したが、チップを２つ以
上搭載してもよい。例えば、各チップ上に、チップ間を
接続する第１のパッドと、ＧＮＤピンへつながる第２の
パッドとをそれぞれ設け、各チップの第１のパッドはボ
ンディングワイヤで接続し、第１のパッドと第２のパッ
ド間には保護回路を設ければよい。この場合も、上記第
１の実施形態と同様の効果を得ることができる。
【００３０】［第２の実施形態］第２の実施形態は、第
１の実施形態で示した半導体集積回路装置において、一
方のチップ上の保護回路を省略し、保護経路を短くした
ものである。
１の実施形態で示した半導体集積回路装置において、一
方のチップ上の保護回路を省略し、保護経路を短くした
ものである。
【００３１】図６、図７は、本発明の第２の実施形態に
係る半導体集積回路装置の平面図を示す。以下に、第２
の実施形態に係る半導体集積回路装置について説明す
る。この第２の実施形態に係る半導体集積回路装置で
は、上記第１の実施形態に係る半導体集積回路装置と同
様の構造は説明を省略し、異なる構造のみ説明する。
係る半導体集積回路装置の平面図を示す。以下に、第２
の実施形態に係る半導体集積回路装置について説明す
る。この第２の実施形態に係る半導体集積回路装置で
は、上記第１の実施形態に係る半導体集積回路装置と同
様の構造は説明を省略し、異なる構造のみ説明する。
【００３２】まず、図６に示す構造は、第１の実施形態
で第１のチップ１２ａ上に配置していた保護回路２２ａ
を無くし、ＧＮＤピン（図示せず）につながるパッド１
５ａとチップ１２ａ、１２ｂ間を接続するパッド２３ａ
とを直接接続している。従って、ＧＮＤピンにつながる
パッド１５ａ、１５ｂ間には、パッド２３ａ〜ボンディ
ングワイヤ２４〜パッド２３ｂ〜保護回路２２ｂが配置
されている。
で第１のチップ１２ａ上に配置していた保護回路２２ａ
を無くし、ＧＮＤピン（図示せず）につながるパッド１
５ａとチップ１２ａ、１２ｂ間を接続するパッド２３ａ
とを直接接続している。従って、ＧＮＤピンにつながる
パッド１５ａ、１５ｂ間には、パッド２３ａ〜ボンディ
ングワイヤ２４〜パッド２３ｂ〜保護回路２２ｂが配置
されている。
【００３３】一方、図７に示す構造は、第１の実施形態
で第２のチップ１２ｂ上に配置していた保護回路２２ｂ
を無くし、ＧＮＤピン（図示せず）につながるパッド１
５ｂとチップ１２ａ、１２ｂ間を接続するパッド２３ｂ
とを直接接続している。従って、ＧＮＤピンにつながる
パッド１５ａ、１５ｂ間には、保護回路２２ａ〜パッド
２３ａ〜ボンディングワイヤ２４〜パッド２３ｂが配置
されている。
で第２のチップ１２ｂ上に配置していた保護回路２２ｂ
を無くし、ＧＮＤピン（図示せず）につながるパッド１
５ｂとチップ１２ａ、１２ｂ間を接続するパッド２３ｂ
とを直接接続している。従って、ＧＮＤピンにつながる
パッド１５ａ、１５ｂ間には、保護回路２２ａ〜パッド
２３ａ〜ボンディングワイヤ２４〜パッド２３ｂが配置
されている。
【００３４】上記第２の実施形態によれば、第１の実施
形態と同様の効果を得ることができる。
形態と同様の効果を得ることができる。
【００３５】さらに、第１の実施形態と比べて、少ない
保護回路で保護経路２５を形成することができる。この
ため、より保護経路２５での放電がしやすくなり、静電
放電による回路素子の劣化、破壊を回避することができ
る。
保護回路で保護経路２５を形成することができる。この
ため、より保護経路２５での放電がしやすくなり、静電
放電による回路素子の劣化、破壊を回避することができ
る。
【００３６】その他、本発明は、上記各実施形態に限定
されるものではなく、実施段階ではその要旨を逸脱しな
い範囲で、種々に変形することが可能である。つまり、
上記第１及び第２の実施形態では、パッド間の接続はボ
ンディングワイヤを用いた場合を例にあげて説明した
が、接続部材はボンディングワイヤに限定されない。例
えば、パッド間の接続は、図８（ａ）及び図８（ｂ）に
示すＴＡＢ（Tape Automated Bonding）技術によるＴＡ
ＢテープやＢＧＡ（Ball Grid Array）技術による接続
部材を用いて行ってもよい。また、配線基板を用いてパ
ッド間を接続することも可能である。
されるものではなく、実施段階ではその要旨を逸脱しな
い範囲で、種々に変形することが可能である。つまり、
上記第１及び第２の実施形態では、パッド間の接続はボ
ンディングワイヤを用いた場合を例にあげて説明した
が、接続部材はボンディングワイヤに限定されない。例
えば、パッド間の接続は、図８（ａ）及び図８（ｂ）に
示すＴＡＢ（Tape Automated Bonding）技術によるＴＡ
ＢテープやＢＧＡ（Ball Grid Array）技術による接続
部材を用いて行ってもよい。また、配線基板を用いてパ
ッド間を接続することも可能である。
【００３７】さらに、上記実施形態には種々の段階の発
明が含まれており、開示される複数の構成要件における
適宜な組み合わせにより種々の発明が抽出され得る。例
えば、実施形態に示される全構成要件から幾つかの構成
要件が削除されても、発明が解決しようとする課題の欄
で述べた課題が解決でき、発明の効果の欄で述べられて
いる効果が得られる場合には、この構成要件が削除され
た構成が発明として抽出され得る。
明が含まれており、開示される複数の構成要件における
適宜な組み合わせにより種々の発明が抽出され得る。例
えば、実施形態に示される全構成要件から幾つかの構成
要件が削除されても、発明が解決しようとする課題の欄
で述べた課題が解決でき、発明の効果の欄で述べられて
いる効果が得られる場合には、この構成要件が削除され
た構成が発明として抽出され得る。
【００３８】
【発明の効果】以上説明したように本発明によれば、回
路の性能劣化及び破壊を防止することが可能な半導体集
積回路装置を提供できる。
路の性能劣化及び破壊を防止することが可能な半導体集
積回路装置を提供できる。
【図１】本発明の第１の実施形態に係わる半導体集積回
路装置を示す概略的な斜視図。
路装置を示す概略的な斜視図。
【図２】図１に示す半導体集積回路装置の一部拡大図。
【図３】本発明の第１の実施形態に係わる保護回路の具
体例を示す回路図。
体例を示す回路図。
【図４】本発明の第１の実施形態に係わる保護回路の具
体例を示す回路図。
体例を示す回路図。
【図５】本発明の第１の実施形態に係わる保護回路の具
体例を示す回路図。
体例を示す回路図。
【図６】本発明の第２の実施形態に係わる半導体集積回
路装置を示す概略的な平面図。
路装置を示す概略的な平面図。
【図７】本発明の第２の実施形態に係わる他の半導体集
積回路装置を示す概略的な平面図。
積回路装置を示す概略的な平面図。
【図８】図８（ａ）は本発明の第１及び第２の実施形態
に係わるＴＡＢを用いた半導体集積回路装置を示す概略
的な平面図、図８（ｂ）は図８（ａ）に示すVIIIｂ−VI
IIｂ線に沿った半導体集積回路装置の断面図。
に係わるＴＡＢを用いた半導体集積回路装置を示す概略
的な平面図、図８（ｂ）は図８（ａ）に示すVIIIｂ−VI
IIｂ線に沿った半導体集積回路装置の断面図。
【図９】従来技術による半導体集積回路装置を示す概略
的な平面図。
的な平面図。
１０…基板、
１１ａ、１１ｂ…ベッド、
１２ａ、１２ｂ…チップ、
１３ａ、１３ｂ…内部回路部、
１４ａ、１４ｂ、１５ａ、１５ｂ、２０ａ、２０ｂ、２
３ａ、２３ｂ…パッド、 １６ａ、１６ｂ、１８ａ、１８ｂ、２１、２４…ボンデ
ィングワイヤ、 １７ａ、１７ｂ…電源ピン、 １９ａ、１９ｂ…ＧＮＤピン、 ２２ａ、２２ｂ…保護回路、 ２５…保護経路。
３ａ、２３ｂ…パッド、 １６ａ、１６ｂ、１８ａ、１８ｂ、２１、２４…ボンデ
ィングワイヤ、 １７ａ、１７ｂ…電源ピン、 １９ａ、１９ｂ…ＧＮＤピン、 ２２ａ、２２ｂ…保護回路、 ２５…保護経路。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 坂井 修一
神奈川県川崎市幸区小向東芝町１番地 株
式会社東芝マイクロエレクトロニクスセン
ター内
(72)発明者 吉井 郁夫
神奈川県川崎市幸区小向東芝町１番地 株
式会社東芝マイクロエレクトロニクスセン
ター内
(72)発明者 原 賢治
神奈川県川崎市幸区小向東芝町１番地 株
式会社東芝マイクロエレクトロニクスセン
ター内
Ｆターム(参考） 5F038 BE07 BH02 BH04 BH06 BH13
CA10 EZ07 EZ20
5F067 AA02
Claims (12)
- 【請求項１】 １つの外囲器に複数のチップを搭載した
半導体集積回路装置であって、 第１のチップと、 前記第１のチップと電気的に独立して配置された第２の
チップと、 前記第１のチップ上に配置され、第１のＧＮＤピンへつ
ながる第１のパッドと、 前記第１のチップ上に配置され、前記第１のパッドと接
続する第２のパッドと、 前記第２のチップ上に配置され、第２のＧＮＤピンへつ
ながる第３のパッドと、 前記第２のチップ上に配置され、前記第３のパッドと接
続する第４のパッドと、 前記第２のパッドと前記第４のパッドとを接続する第１
の接続部材と、 前記第１のパッドと前記第２のパッド間、前記第３のパ
ッドと前記第４のパッド間の少なくとも一方に配置され
た保護回路とを具備することを特徴とする半導体集積回
路装置。 - 【請求項２】 １つの外囲器に複数のチップを搭載し、
これらチップが複数に分離されたベッド上にそれぞれ配
置された半導体集積回路装置であって、 第１のベッドと、 前記第１のベッド上に配置された第１のチップと、 前記第１のベッドと分離して配置された第２のベッド
と、 前記第２のベッド上に配置された第２のチップと、 前記第１のチップ上に配置され、第１のＧＮＤピンへつ
ながる第１のパッドと、 前記第１のチップ上に配置され、前記第１のパッドと接
続する第２のパッドと、 前記第２のチップ上に配置され、第２のＧＮＤピンへつ
ながる第３のパッドと、 前記第２のチップ上に配置され、前記第３のパッドと接
続する第４のパッドと、 前記第２のパッドと前記第４のパッドとを接続する第１
の接続部材と、 前記第１のパッドと前記第２のパッド間、前記第３のパ
ッドと前記第４のパッド間の少なくとも一方に配置され
た保護回路とを具備することを特徴とする半導体集積回
路装置。 - 【請求項３】 前記第１のチップと前記第２のチップ
は、使用する周波数が異なることを特徴とする請求項１
又は２に記載の半導体集積回路装置。 - 【請求項４】 前記第１のチップと前記第２のチップ
は、電源電圧値が異なることを特徴とする請求項１又は
２に記載の半導体集積回路装置。 - 【請求項５】 前記第１のチップと前記第２のチップ
は、電源電圧値が２倍以上異なることを特徴とする請求
項１又は２に記載の半導体集積回路装置。 - 【請求項６】 前記第１のチップと前記第２のチップ
は、電源のオン、オフのタイミングが異なることを特徴
とする請求項１又は２に記載の半導体集積回路装置。 - 【請求項７】 前記第１のチップと前記第２のチップの
一方はアナログ信号を用い、前記第１のチップと前記第
２のチップの他方はデジタル信号を用いることを特徴と
する請求項１又は２に記載の半導体集積回路装置。 - 【請求項８】 前記第１の接続部材は、ボンディングワ
イヤ、ＴＡＢテープ、ＢＧＡ技術による接続部材及び配
線基板のいずれかであることを特徴とする請求項１又は
２に記載の半導体集積回路装置。 - 【請求項９】 前記第１の接続部材は、ボンディングワ
イヤ、ＴＡＢテープ及びＢＧＡ技術による接続部材のい
ずれかであることを特徴とする請求項１又は２に記載の
半導体集積回路装置。 - 【請求項１０】 前記第１の接続部材は、ボンディング
ワイヤであることを特徴とする請求項１又は２に記載の
半導体集積回路装置。 - 【請求項１１】 前記第１のチップ上に配置され、前記
第２のチップへつながる第５のパッドと、 前記第２のチップ上に配置され、前記第１のチップへつ
ながる第６のパッドと、 前記第５のパッドと前記第６のパッドとを接続する第２
の接続部材とをさらに具備することを特徴とする請求項
１又は２に記載の半導体集積回路装置。 - 【請求項１２】 前記第１のチップ上に配置され、前記
第１のパッド及び前記第５のパッドに接続する第１の内
部回路部と、 前記第２のチップ上に配置され、前記第３のパッド及び
前記第６のパッドに接続する第２の内部回路部とをさら
に具備することを特徴とする請求項１１に記載の半導体
集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001318367A JP2003124331A (ja) | 2001-10-16 | 2001-10-16 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001318367A JP2003124331A (ja) | 2001-10-16 | 2001-10-16 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003124331A true JP2003124331A (ja) | 2003-04-25 |
Family
ID=19136076
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001318367A Pending JP2003124331A (ja) | 2001-10-16 | 2001-10-16 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003124331A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005259914A (ja) * | 2004-03-10 | 2005-09-22 | Nec Electronics Corp | 半導体回路装置及びマルチ・チップ・パッケージ |
| JP2009081293A (ja) * | 2007-09-26 | 2009-04-16 | Oki Semiconductor Co Ltd | 半導体チップ、及び複数の半導体チップが搭載された半導体装置 |
| JP2011082544A (ja) * | 2003-02-27 | 2011-04-21 | Renesas Electronics Corp | 半導体集積回路装置、半導体集積回路装置の設計方法 |
-
2001
- 2001-10-16 JP JP2001318367A patent/JP2003124331A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011082544A (ja) * | 2003-02-27 | 2011-04-21 | Renesas Electronics Corp | 半導体集積回路装置、半導体集積回路装置の設計方法 |
| JP2005259914A (ja) * | 2004-03-10 | 2005-09-22 | Nec Electronics Corp | 半導体回路装置及びマルチ・チップ・パッケージ |
| JP4652703B2 (ja) * | 2004-03-10 | 2011-03-16 | ルネサスエレクトロニクス株式会社 | 半導体回路装置及びマルチ・チップ・パッケージ |
| JP2009081293A (ja) * | 2007-09-26 | 2009-04-16 | Oki Semiconductor Co Ltd | 半導体チップ、及び複数の半導体チップが搭載された半導体装置 |
| US8093629B2 (en) | 2007-09-26 | 2012-01-10 | Oki Semiconductor Co., Ltd. | Semiconductor chip and semiconductor device having a plurality of semiconductor chips |
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