JPS60100066A - 電子回路の自動化テストをモニタする方法及び装置 - Google Patents

電子回路の自動化テストをモニタする方法及び装置

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JPS60100066A
JPS60100066A JP59162752A JP16275284A JPS60100066A JP S60100066 A JPS60100066 A JP S60100066A JP 59162752 A JP59162752 A JP 59162752A JP 16275284 A JP16275284 A JP 16275284A JP S60100066 A JPS60100066 A JP S60100066A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は電子回路に関するものであって、更に詳細には
、マイクロプロセサや、ロジックアレイや、マルチチッ
プ組立体等の超ＬＳＩ回路を高速でテス１へすることの
可能な汎用テストンステム乃至方式に関するものである
。特に、本発明は、自動化した電子テストシステムにお
いて電子回路をテストする際にバイアス信号を継続的に
印加すると共にモニタすることによって一連の電子回路
の１つ又はそれ以上の電気的特性を自動的にテストする
方法及び装置に関するものである。
７− 自動化した電子テスト装置においては、１つ又はそれ以
」二の電気信号源をデスト中の電子デバイスの入力側に
おけるピン又はその他のノードに接続させてテストシス
テムコンピュータによって制御される励起信号をデスト
中のデバイスに印加し、その結果テスト中のデバイスの
出力側において得られる状態をモニタする。通常、これ
らの励起信号は論理状態やアナログ電圧又は電流を表し
ており、テスト中のデバイスの入力ピンにパラレルパタ
ーンとして印加され、その結果得られる出方パターンを
並列的にチェックする。
信号源はピンエレクトロニクスインターフェース回路を
介してテスト中のデバイスへ励起信号を印加するが、こ
のインターフェース回路はテストシステムのコンピュー
タとテスト中のデバイスの個々のピンとの間のコンピュ
ータ制御されたインターフェース回路として機能する。
これらのピンエレクトロニクスインタフェース回路はこ
れらの励起信号を受け取り、次いでピンエレクトロニク
スインターフェース回路内に設けられている入力８− ドライバを介してテストンステム内にストアされている
プログラムに従ってテスト中のデバイスの所望の入力ピ
ンへこれらの励起信号をスイッチさせる。ピンエレクト
ロニクスインターフェース回路は更に基準電圧乃至は電
流を受け取り、それはピンエレクトロニクスインターフ
ェース回路内に設けられている比較回路がテスト中のデ
バイスの出力ピンから受け取られた電圧乃至は電流と比
較する。比較回路からの出力信号はテストシステムコン
ピュータに帰還され、そこで応答が適切なものであるか
否かストアされているプログラムに従ってチェックされ
る。この様に、例えば半導体メモリやその他の集積回路
等の電子部品を個別的にテストして、それらが集積回路
の最終的なユーザが所望とする基準や明細を満足するも
のであることを確保する。
この様な自動電子テスト装置の動作における欠点の１つ
としては、テスト中のデバイスの機能的テストに重点が
おかれているということである。
機能テストとは、単にテスト中のデバイスが励起９− 信号として印加された論理状態のパターンに対する予定
されている応答の適切なパターンを発生するか否かを決
定するものである。機能テストは極めて重要である。と
いうのは、機能テストは典型的に自動化した電子テスト
装置におけるテスト中のデバイスの合否を判定する基礎
をなすものだからである。然し乍ら、他のパラメータ、
例えばテスト中のデバイスの別の重要なパラメータであ
るパワードレイン等は屡々完全に無視されている。
公知の自動電子テスト装置内に設けられる精密測定装置
ＰＭＵは通常テスト中のデバイスに関してパワードレイ
ンをテストする為に充分なパワーソースを供給するもの
ではない。更に、パワードレインがモニタされる場合に
は、テスト中のデバイスの機能テストが中断され、この
中断時にパワードレインが測定され、単にテスト中のデ
バイスが合格であるか不合格であるか否かを表すに過ぎ
ない。然し乍ら、パワードレインは、中断時以外の時の
機能テスト中において過剰である場合があり、単に中断
時やテスト終了時だけではない。従って、１０− 公知の自動電子テスト装置は、過剰なパワードレイン特
性を有する欠陥性のデバイスを合格とさせる可能性があ
る。更に、パワードレインがモニタされたとしても、公
知の自動電子テスト装置は、連続的なテスト期間中のバ
イアス供給の連続的にモニタした動作点をストア即ち記
憶するものではなく又不合格とされたテスト中のデバイ
スのパワードレイン応答を使用して不合格となった原因
を発見するかデバッグするものでもない。
更に詳細に検討すると、公知のピンテスト用の精密測定
装置は静的テスト速度で高速ピンエレクトロニクスイン
チ−フェース回路を使用する。特定されたテストの電流
印加条件をセットする為に、電圧比較器でテストの限界
を検知しながらプログラム可能な負荷（ソース又はシン
ク電流）を与える。この電流印加／電圧測定型のテスト
は、使用される電圧及び電流レベルの最小分解能ステッ
プ程度の精度を可能とする一層高速の機能テスト速度と
いうよりも、典型的な静的な高速ピンエレクトロニクス
インターフェース回路機能をシミュレートするものであ
る。テストの電圧条件を印加して測定すべきパラメータ
が電流である場合、この場合も、プログラム可能な負荷
電流をテスト印加機能として使用する。この場合、印加
電流がテスト中のデバイスにおいて負荷に依存する電圧
を発生させ、且つ合否判断を行なう為にこの電圧が意図
したテスト条件の上であるか又は下であるかを検知する
為に電圧比較器が使用されている。この手法は最小分解
能ステップ程度の測定精度を約束するものであるが、高
速機能テスト速度での同一の回路の同様な適用において
は波形異常が発生し、それは可能な測定分解能を減少さ
せる。
集積回路の集積度及びゲート数が増加すると、集積回路
はパワーシンク乃至は負荷ソースとしての様相をきたし
、１アンペアより著しく大きなバイアス電流が存在する
ことが多くある。従って、セトリング時間は一層長い。
従来経験されていない程セトリング時間が長いので、精
密測定装置を静的テスト速度で使用することは許容でき
ない場合が多い。従って、精密測定装置を使用してのパ
１１− ワードレインテストは実際的ではない。然し乍ら、機能
テスト速度におけるテスト中のデバイスのパワードレイ
ンは重要な適用パラメータであり、且つ従来の自動電子
テスト装置において又多くのテスト装置製造業者の明細
においても通常軽く扱われていた品質表示因子である。
本発明は、以上の点に鑑みなされたものであって、上述
した如き従来技術の欠点を解消することを目的とする。
本発明は、静的（スタティック）アナログバイアス電圧
乃至は電流を継続的に印加すると共にデバイスをテスト
中にバイアス供給を継続的にモニタして異なった動作点
におけるパワーの要求を確かめてテスト中のデバイスに
対する明細に対してテスト中のデバイスの動作特性を評
価する方法及び装置を提供するものである。従って、パ
ワードレインやその他の同様な電気的特性をテストする
ことが可能である。本発明は非同期パワードレイン限界
表示を与え、それは多様性があると共に全ての重要なパ
ワードレイン公差条件を検知するの１３− 一１２＝ に充分に高速である。本発明に基づいて提供される非同
期不合格表示は、必ずしも機能障害を発生することのな
い異常なパワードレイン条件を検知することによって、
機能テストの厳格性に一層軸をかけるものである。パワ
ードレインパラメータを継続的にモニタし問題が存在す
る場合、ピン毎の低速の精密測定装置型のテストが機能
テストにおいて問題の現れる又は発生するステップを突
き止めることが可能であり、それは強力なデバッグ手段
を与えるものである。
本発明は、負荷要求変化の経過及び方向をトレース乃至
追跡する方法及び装置を提供している。
本発明に基づく方法及び装置は、例えば、所定の電圧又
は電流レール上でバイアス供給が行なわれたか否か、１
つ又はそれ以上のクアドラント即ち象限でバイアス供給
が行なわれたか否か、即ち正電圧−正電流象限か、正電
圧−負電流象限か、負電圧−負電流象限か、又は負電圧
−正電流象限の何れか、バイアス供給が与えられた電流
限界と等しかったか又は越えたか、ケルビン開放が発生
し１４− たか、等をモニタする。
本発明によれば、テスト中のデバイスへ駆動関数乃至は
機能を自動的に印加すると共にモニタする方法及び装置
が提供される。本発明は、テスト中のデバイスのノード
にテストバイアス信号を継続的に印加すると共にモニタ
する方法で、前記ノードへテストバイアス信号を供給す
る為に越えるべきでない電圧レールと電流レールのレベ
ルによって画定される予め選択されプログラムされてい
る電圧−電流特性を持ったデジタル的にプログラムされ
ているソース手段と、前記ノードに接続されている比較
手段と、前記比較手段によって発生される出力信号をラ
ッチする手段とを有しており、前記方法が、前記テスト
バイアス信号を前記ノードへ接続し、前記ノードへ印加
される電圧を予め選択しプログラムした電圧レールのレ
ベルと継続的に比較し、前記電圧レールのレベルに関し
て前記ノードに印加された電圧の相対的な大きさの表示
を与え、前記ノードに印加された電圧が前記電圧レール
レベルに到達した場合に第１ラッチ手段をセットし、前
記ノードにおける電流を予め選択しプログラムされた電
流レールレベルと継続的に比較し、前記電流レールレベ
ルに関して前記ノードにおける電流の相対的な大きさの
表示を与え。
前記ノードにおける電流が前記電流レールレベルに到達
した場合に第２ラッチ手段をセットする、上記各工程を
有することを特徴とする。
本発明の別の特徴によれば、テスト中のデバイスのノー
ドヘテストバイアス信号を継続的に印加すると共にモニ
タする装置を提供するものであって、前記装置が、前記
ノードに接続されており前記ノードヘテストバイアス信
号を供給する為に越えるべきでない電圧レール及び電流
レールのレベルによって画定される予め選択されプログ
ラムされた電圧−電流特性を持ったデジタル的にプログ
ラムされたソース手段と、前記ノードに印加された電圧
を予め選択されプログラムされた電圧レールレベルと継
続的に比較する為に前記ノードに接続された比較手段と
、前記ノードに印加される電圧が電圧レールレベルに到
達すると表示を与える１５− 第１ラッチ手段と、前記ノードにおける電流が電流レー
ルレベルに到達すると表示を与える第２ラッチ手段とを
有することを特徴とする。
本発明に基づく方法及び装置は更に有用なデバッグ手段
を提供するものである。これを行なわなけば隠されてい
るテスト中のデバイス内の内部的なノードの短絡や開回
路等の証拠を後にその原因を突き止める為に機能テスト
実効速度を遅くすることによって取得することが可能で
ある。
以下、添付の図面を参考に本発明の具体的実施の態様に
付いて詳細に説明する。
第１図は、本発明に基づいて構成されたテストシステム
のブロック線図である。第１図には、テストヘッドコン
トローラ１２を設けてあり、該テストヘッドコントロー
ラ１２は、好適には、米国アリシナ州フェニックスのモ
トローラインコーホレイテッドによって製造されている
専用６８０００マイクロプロセサにプログラム及びデー
タランダムアクセスメモリ（ＲＡＭ）及び１６キロバイ
トのブートストラッププログラム可能リードオンリメモ
リー１７＝ １６− （ＦＲＯＭ）を接続して構成する。テストヘッドコント
ローラ１２は制御データを送り、サブシステムステータ
スレポート、インタラブドリクエスト、テストデータを
受け取る。テストヘッドコントローラ１２は、テストベ
タ１ヘルスドア（不図示）によって処理されるテストベ
クトルのダウンローディングを除いて、テストプログラ
ムとテスト回路との間の全ての通信を担当する。各テス
トヘッド１４に対して１個のテストヘッドコントローラ
１２が設けられている。
各テストヘッドコントローラ１２はテストヘッド１４に
接続されている直流（Ｄ　Ｃ）サブシステム１６ヘイン
ターフエースする。好適には、各テストヘッド１４に対
して、１つの専用ＤＣサブシステム］６が設けられてい
る。テストヘッド１４への出力は同期フォーマット駆動
データ（入力に対し）であり、データ及びストローブタ
イミング（出力に対し）を待つ。テストヘッド１４から
受け取られた情報は、出力の比較から得られる合否デー
タである。
１８− ＤＣサブシステム１６の主要な機能的構成部品は、テス
ト中のデバイス（ＯＵＴ）に静的バイアスパワーを供給
する為に使用される２乃至６デバイス電源］８と、電圧
及び電流テスト励起及びＯＵＴ静的パラメータ測定又は
限界テス１へ用の１，２乃至は４個の精密測定ユニット
乃至は装置（ＰＭＵ）　２０と、ＰＭＵをテストヘッド
］４へ相互接続させる為にガードしたケルビン（Ｋｅｌ
、ｖｉｎ）リレーマトリクス２２と、ＤＣサブシステム
と専用テストヘッドコントローラ１２との間で制御及び
ステータス情報を転送するインターフェースバス２４と
、テストヘッド及びＤＣサブシステムの自動キャリブレ
ーション乃至較正を行なう為に使用するシステム測定ユ
ニット２６とキャリブレーションスタンダード回路２８
とを有している。
ＤＣサブシステム１６は、好適には、自動テストシステ
ムキャリブレーションを行なう為にシステム測定ユニッ
ト２６とキャリブレーションスタンダード回路２８とを
有している。キャリブレーションスタンダード回路２８
は、システム測定ユニッｌ−２６と関連して使用される
国家基準局（Ｎ　ａ　ｔｉｏｎａＪ　Ｂｕｒｅａｕ　ｏ
ｆ　５ｔａｎｄａｒｄｓ）の精密な電圧及び抵抗を有し
ており、自動的にテストヘッド１４及びＤＣサブシステ
ム］６アナログ電圧をキャリプレートする。好適には、
各デストシステムにおいて、１つのシステム測定ユニツ
１−２６とキャリブレーションスタンダード回路２８と
が設けられており、２つのテストステーションが存在す
る場合には、高々２つのＤＣサブシステム］６によって
共用することが可能である。
本テストシステムはモジュラ−形状に構成されており、
機能的なベースに基づくか（もつとデバイスパワー電源
１８又はＰＭＵ２０を設ける）又は付加的なテストヘッ
ド１４を付加することによって拡張することが可能であ
る。ＤＣサブシステム１６は、ＤＣパラメータテストを
行なう為にデバイスパワー電源１８とＰＭＵ２０とを有
している。各ＤＣサブシステム１６は可変数のデバイス
パワー電源１８とＰＭＵ２０とで構成し個々のＤＵＴテ
スト条件に適合させることが可能である。
１９− ＤＣサブシステム］６は、好適には、最小で２個のデバ
イスパワー電源１８を有している。付加的なデバイスパ
ワー電ｔＸ１８を２個づつ増設することが可能であり、
ＤＣサブシステム１６当たり最大６個のデバイスパワー
電源とすることが可能である。デバイスパワー電源１８
は高電流（８アンペア）能力を与え、且つ最大３２ボル
トの振れを与えるものであり、最大バイポーラゲートア
レイの電流条件を充たしている。
ＤＣサブシステム１６内に１個のＰＭＵ２０が設けられ
ており、付加的なＰＭＵを最大４個迄付加することが可
能である。４個のＰＭＵ２０を同時的に使用することに
より、速度を増加させ高速でＤＣＣパラメータテストを
行なうことが可能である。デバイスパワー電源１８と対
比して、ＰＭＵ２０は高精度で高電圧及び高電流（１０
０Ｖ／２５６ｍＡ）を供給し、ＤＵＴの全てのピンに接
続させることが可能である。各ＰＭＵ２０はデバイス接
地に対してか又はＶＯＨの様なテストに対しデバイスパ
ワー電源１８の何れかに対して測定を２ｌ− ＝２０− 行なうことが可能である。
Ｐ　Ｍ　ＴＪ　２０はリレーマトリクス２２を介してテ
ストヘッド１４に接続されると共に、第２図を参考に説
明する如く、テストヘッド内に設けられている複数個の
ピンエレクｌ−〇二りスインターフェース回路を介して
ＤＵＴに接続されている。第１図に示したＰＭＵ２０は
、ピンエレクトロニクスインターフェース回路を介して
のピン毎のテストによって与えられるよりも一層大きな
電流及び電圧範囲に渡って精密なりＣパラメータテスト
を提供する。各ピンエレクトロニクスインターフェース
回路は４つのＤＵＴピンに対する回路を有している。４
つのチャンネルは全て同じであり、全て完全な入力／出
力（Ｉｌｏ）チャンネルである。
本テストシステムは、１２８ピン構成か又は２５６ピン
構成の１つ又は２つのテストヘッド１４を支持すること
が可能である。テストヘッド１４は６４ピンを基礎とし
て３２ピンの増分毎に拡張することが可能である。テス
トヘッド１４は、ピンエレクトロニクスインターフェー
ス回路ドライ−２２＝ バと、ピンエレクトロニクスインターフェース回路比較
器と、プログラム可能な電流負荷と、ピンエレクトロニ
クスインターフェース回路基準発生器と、ピン毎測定回
路と、ＤＵＴインターフェース回路とを有している。各
チャンネルは、高インピーダンス（オフ）状態を有する
２−レベルドライバと、Ｖ高、■低、■中間対用の４−
レベル比較器と、低反射係数を有しＥ　ＣＬデバイステ
スト用の５０Ω成端を提供することも可能な低容量プロ
グラム可能な負荷とを有している。
これらドライバ、比較器及びプログラム可能な負荷は、
専用のデジタル・アナログ変換器（ＤＡＣ）を有してお
り、完全な柔軟性を与える為にはピン当たり全部で９個
のＤＡＣを設ける。この柔軟性はプログラミングを容易
化すると共にマルチチップ組立体上に混合モード論理を
与える。この柔軟性は、公知の自動化した電子テス１へ
装置と比較して、自動キャリブレーションでのＤＣ精度
を維持する上で重要である。
リレーマトリクス２２はピンエレクトロニクスインター
フェース回路を介してＰＭＵ２０からＤＵＴへの出力を
スイッチする為に使用される高品質で低リークのりレー
マトリクスであり、ＰＭＵの駆動（フォース）線、検知
（センス）、ｗ８及びガード線をＤＵＴの任意のピンへ
接続させることを可能としている。リレーマトリクス２
２は、１個のＰＭＵ２０を有するデストシステム内の全
てのピンにアクセスすることが可能である様に構成され
ている。２個のＰＭＵ２０を有するテストシステムにお
いては、全ての奇数番目のピンは好適にはＰＭＵｉに接
続されており、全ての偶数番目のピンはＰＭＵ２に接続
されている。４個のＰＭＵ２０を有するテストシステム
においては、ピンは好適にはモジュロ−４の態様でＰＭ
Ｕに接続されており、即ちＰＭＵＯをピン０，４−．８
．、、。
へ、ＰＭＵＩをピン１，５，９．、、、、へ、ＰＭＵ２
をピン２，６．］：Ｑ、、、、、へＰＭＵ３をピン３，
７，１１．、、、、へ接続させる。然し乍ら、リレーマ
トリクス２２は、１個のＰＭＵが故障した場合に、任意
のＰＭＵ２０にＯ又は１−２３＝ を割り当てて再割当を行ない継続的デスト動作を行なう
ことが可能である様に再構成することが可能である。デ
バイスパワー電源」８の高センス線及びデバイス接地セ
ンスはリレーでＰＭＵ２０低センス線にスイッチ動作さ
れてＰＭＵオフセツティング及び実効差動測定を行なう
。イタ−フェースバス２４は、ＤＣサブシステム１６と
テストヘッドコントローラ１２との間の通信回路であり
、それを介してＤＣサブシステムはテストへラドコン１
〜ローラから情報を受け取ると共にそこへ情報を送る。
本テスＩ・システムは各テストヘッド１４に対して専用
のＤＣサブシステム回路を使用している。
従って、１つのテストステーションにおいてＤＣテスト
を実行している間に、オプションの第２のテストステー
ションで同時的に機能テス１へ乃至はＤＣテストを行な
わせることが可能である。これらのテストは専用テスト
ヘッドコントローラ１２によって独立的に制御すること
が可能である。
一方、高電圧テストステーションを形成するデー２５− ２４− バイスパワー電源」８は、プログラムされた命令の制御
下において各テストピンをバイアス電源として割り当て
ることを可能としている。デバイスパワー電源１８によ
って扱われる駆動及び測定振幅は、テストヘッドコント
ローラ１２及びＰＭＵ２０によって扱われるものよりも
一層大きいが、上昇及び下降時間等の速度考察は必然的
に遅くなる。
一方、テストへラドコン１−ローラ１２及びＰＭＵ２０
はＤＣパラメータテストを可能としている。
テストヘッドコントローラ１２及びＰＭＵ２０はプログ
ラムされた命令の下で各アクティブなテストピンを入力
ドライバ、出力比較器、又はＩ１０ピンとして割り当て
る能力を有している。タイミングモジュールはタイミン
グ端分解能を提供しており、それによりユーザは高速度
ＤＵＴの交流（ＡＣ）パラメータを測定する際に正確に
端部（エツジ）を位置させることが可能である。テスト
速度はプログラム可能である。テストヘッドコントロー
ラ１２とＤＵＴとの間の同期されたテス２６− トベクトルの中断されることの無い流れは、ＤＵＴが意
図した適用例において露呈されるであろう様な組合せを
エミュレートしている。
第２図は、本発明に基づく各テスト信号印加及びモニタ
回路３２の一部の更に詳細なブロック線図である。第２
図に示した如く、テスト信号印加及びモニタ回路３２ａ
はインターフェースバス２４を介してテストヘッドコン
トローラ１２と通信を行なう。テストヘッドコントロー
ラ１２内の幾つかのレジスタは、プログラムされた速度
でテストしながら各ＯＵＴピンを制御することを可能と
している。
テスト信号印加モニタ回路３２ａは、ＤＵＴのｎ個のピ
ンに接続されている複数個のピンエレクトロニクスイン
ターフェース回路３４ａ、３４ｂ。
３４ｃ、、、、、３４ｎを有している。好適には、１つ
のピンエレクトロニクスインターフェース回路３４がマ
ルチ端子ＤＵＴの各端子に接続されている。各ピンエレ
クトロニクスインターフェース回路３４は、ピンエレク
トロニクスインターフェース回路がＤＵＴ入力信号端子
に接続されているか、ＤＵＴ出力信号端子に接続されて
いるか、又はその他の種々の機能又は供給端子に接続さ
れているかによって、幾つかのモードの内の］つのモー
ドでテストヘッドコントローラ１２によって動作される
ことが可能である。従って、１６個の端子乃至はピンを
有するＤＵＴは、特定のＤＵＴをテストする為に書かれ
たストアされているプログラムを有する単一のテストヘ
ッドコントローラ１２によって制御される１６個の同一
のピンエレクトロニクスインターフェース回路３４を有
する治具内においてテストされる。
例えば、ＤＵＴの信号入力端子を機能的にテストする為
に、テストヘッドコントローラ１２は、ピンエレクトロ
ニクスインターフェース回路３４ａ内に設けられている
リレーコンタクトＫｌａ、例えばリードリレーコンタク
ト、を閉じてテスト信号印加モニタ回路３２ａのテスト
励起部をＤＵＴのピン１に接続させる。テスト信号印加
モニタ回路３２ａのこの部分は、アナログ基準電源３６
２７− ａを有しており、それは、本テストシステムコンピュー
タ内にストアされているプログラムに従って発生される
テストヘッドコントローラ１２からの信号に応答して、
２つのレベルの直流基準信号を発生させる。これらの２
つの基準信号はドライバ回路３８ａに印加され、該ドラ
イバ回路は２つの基準信号の間でＤ　ＴＪ　Ｔをバイア
スして配線４０ａ上をドライバ回路へ供給されるデータ
に応じて機能テストを行なう為のパルスパターンを発生
させる。
テスト信号印加モニタ回路３２ａは又ＤＵＴに関してパ
ラメータテストを行なうことが可能である。詳細に説明
する如く、本発明に基づくテスト信号印加モニタ回路３
２ａは特にＤＵＴのパラメータテストに関するものであ
る。この様なテストの１ケースにおいて、ＤＣサブシス
テム１６内に設けられているＰ　Ｍ　Ｕ　２０　ａはＤ
ＵＴの適宜のピンへ所望の電圧及び電流を供給する。こ
の様な操作において、テストヘッドコントローラ１２は
リレーコンタクトに、４ａのみ、例えばリードリレー２
９− ２８− コンタクトを閉じて配線４２　ａを介してＤＵＴのピン
１をＰ　Ｍ　Ｕ　２０　ａに接続させる。同様のＰＭＵ
２０ｂ、２０ｃ、、、、、２０ｎは制御したテスト信号
をＤＵＴの対応するその他のピンに印加するか、又は１
つ又はそれ以上のＰＭＵをこれらのピンにマルチプレク
サ動作させることが可能である。
定量的な電圧又は電流に対しては、各ＰＭＵ２０を使用
して精密プログラムで特定した電圧乃至は電流をＤＵＴ
の任意の所望のピンへ印加（フォース）することが可能
である。好適には、各ＰＭＵ２０が最大＋１００ボルト
（Ｖ）で２５６ｍＡ迄の印加及び測定範囲を与えるもの
である。
テストヘッドコントローラ１２はリレーコンタクトに２
ａ、例えばリードリレーコンタクトを閉成することが可
能であり、従ってＤＵＴの信号入力端子に接続されてい
るＰ　Ｍ　Ｕ　２０　ａからのテスト信号が直接的に比
較手段４４ａへ印加される。
ＰＭＵ２０ａ内に設けられている比較手段４４ａは、好
適には、電圧と電流の動作点の同時的変換３０− を行なう為にオンボードのアナログ・デジタル変換器（
Ａ　Ｄ　Ｃ）を有している。比較手段４４　ａは更に配
線４６　ａを介してテストヘッドコントローラ１２から
の予測信号を受け取ることが可能である。従って、比較
手段４４ａからの出力信号はＤＵＴに印加されるテス（
〜信号に従って変化する。
更に、データ入力信号はテストヘッドコントローラ１２
によって配線４８ａを介して比較手段４４ａへ伝達され
、比較手段からの出力信号をスイッチさせる。比較手段
４４ａからの出力信号は配線５０ａを介してテストヘッ
ドコントローラ１２へ帰還される。配線５０ａ上の比較
手段４４ａからの出力信号は、テストヘッドコントロー
ラ１２にＤＵＴの合否の登録をさせるか又はその品質を
特定させることが可能である。
信号印加・モニタ回路３２ａは又ＤＵＴに対してパワー
ドレインテストを実行することが可能である。この様な
テストの際に、ＤＣサブシステム１．６内に位置されて
いるＤＰＳ１８ａはＤＵＴの適宜のピンへ所望の電圧乃
至は電流を供給する。
この様な動作においては、ＤＵＴのピン１が配線５２ａ
を介してＤ　Ｐ　８１８　ａに接続される。同様に、Ｄ
ＰＳ１８ｂ、１８ｃ、、、、１８ｎ等がＯＵＴの対応す
る他のピンへ制御したバイアス信号を印加させることが
可能である。
プリント回路負荷基板経路がＤＰ８１８のフォース線及
びセンス線をピンフィールド領域内の便利な位置に位置
させている。ＤＵＴに近接させて、負荷基板上乃至はＯ
ＵＴプローブカード上において各ＤＰ８１８に対してケ
ルビン閉成をなすことが可能である。
ＤＵＴの信号入力端子におけるバイアスレベルも又比較
手段５４ａに印加される。ＤＰ８１８　ａ内に設けられ
ている比較手段５４ａは、電圧と電流動作点の同時的変
換を行なう為にオンボードのアナログ・デジタル変換器
ＡＤＣを有している。
比較手段５４ａはＤＰＳ１８ａによってＤＵＴの信号入
力端子に印加される公称テストバイアス信号を表す比較
信号を配線５６ａを介してうけとる。
従って、ＤＵＴの信号入力端子において、比較手３１一 段５４ａからの出力信号はバイアスレベル（即ち、パワ
ードレイン）に応じて変化することが可能である。
更に、比較手段５４．　ａからの出力信号はラッチ回路
５８ａへ接続されて、ＤＵＴの信号入力端子におけるバ
イアスレベルがＤＵＴの信号入力端子に印加される通常
のテストバイアス信号と同じであるか又はそれをこえる
場合に、ラッチ回路をセットする。ラッチ回路５８ａか
らの出力信号は配線６０ａを介してテストヘッドコント
ローラ１２へ戻される。配線６０ａ上のラッチ回路５８
ａからの出力信号は、テストヘッドコントローラ１２に
よってそのＯＵＴの合否を登録させるか、又はログさせ
てＤＰＳ１８ａによってＤＵＴの信号入力端子へ印加さ
れるテストバイアス信号に応答してＤＵＴの動作記録を
与えることが可能である。
各ＤＰＳ１８はゲート動作されて駆動関数乃至機能を提
供する。アナログ回路はＤＡＣ出力でスタートする。こ
の回路は高電流能力を有する精密電圧増幅器である。然
し乍ら、この増幅器は、負＝３３＝ ３２− 荷電流がプログラムされている限界を越えると精密電流
源ヘスイッチする。この増幅器のブロック線図を第４図
に示しである。その動作を２つのフェーズに分けて説明
する。（ａ）電圧増幅器としての動作、（ｂ）電流クラ
ンプにおける動作である。
電圧増幅器６２はフィードバック増幅器であり、その利
得は主に外部構成部品に依存する。この増幅器のクロー
ズド（閉）ループ利得、Ｖｏｕｔ／Ｖｊｎ、はＲｆ／Ｒ
ｎ（Ｒｎは電圧範囲を設定する為にスイッチインされる
入力抵抗の１つ）である、ＤＣ開ループ利得は、閉ルー
プ利得の精度を確保する為に充分に高い（１００ｄＢよ
り大きい）。この増幅器の第１段はｕａ３５６である。
この段はループに支配的な極を与える為に積分器として
接続されている。出力端から入力端へのコンデンサはル
ープの帯域幅を設定し、増幅器のセトリング時間をセッ
トする。容量負荷が大きい場合に安定な動作を維持する
為に２つの付加的なコンデンサをスイッチインさせるこ
とが可能である。
３４− 第２段は±８アンペア（Ａ）駆動能力を有するディスク
リートな増幅器６４である。この段の利得もフィードバ
ック抵抗によって制御され、２０ｄＢにセラ１〜される
。
負荷電流がプログラムされている限界を越えない限り、
電流クランプは回路動作に影響を与えることはない。負
荷電流は、電圧増幅器の出力端で電流センス抵抗Ｒｓｎ
を介して常時モニタされる。
Ｒｓｎを介しての電流がプログラムされている値を越え
ると、電圧増幅器の第１段がカットオフ状態に駆動され
、電流ドライバ積分器は閉ループ動作の制御を司る。
１つのＩ）Ｃパワー供給電圧からフルの電圧と電流範囲
を供給することは極めて非能率的である。
１つの供給源が使用される場合、制御された出力として
３２Ｖが必要なので、供給源は４８Ｖでなければならな
い。しかし、単に８ｖの出力が必要とされる場合にはこ
の供給源は８Ａを供給せねばならず、従って、出力バッ
ファ内で３２０ワツ１〜（４０Ｘ　８）が散逸されねば
ならない。１８Ｖ供給源が８ｖ及びそれより低い電圧範
囲のパワーを供給し且つ＋４８Ｖ供給源がｉ６Ｖ範囲と
３２　Ｖ範囲へパワーを供給する様に２つの供給源を使
用する場合には、Ｄ　Ｐ　Ｓ　ｉ　８によって散逸され
るパワーはかなり少なく、−磨水さなビー１−シンクが
必要とされる。電圧範囲が選択されると、パワーリレー
を使用してこのスイッチングが行なわれる。
第３図に示した如く、アドレス回路６６はＤＣバスアド
レス入力端６８と背面バー１くワイアリング７０とを取
り、データ線７２を適宜のレジスタへ接続させる。設け
られているレジスタは、電圧範囲及び電圧の大きさ７４
．電流範囲及び電流の大きさ７６、リレーに対するリレ
ー制御、トリップ限界７８、モード制御８０、Ａ／Ｄの
大きさ８６、補償８２、ゲート８４である。
これらの多くは自明であるが、ここで説明を付は加える
のに値する幾つかの特徴がある。モード制御８０はＤＰ
Ｓにおいては以前得ることのできなかった２つのフィー
ルドがある。それらは、■／Ｖモードとクアドラント（
象限）動作である。
３５− 丁／Ｖモードピット８８は、Ｄ　Ｐ　Ｓ　］、　８が定
電圧モードであるか又は定電流モードであるかを表す。
Ｉ／Ｖモードは、動作が電圧ソースであるか又は電流ク
ランプであるかを表す。
クアドラン１へ動作は、レジスタがリセットされて以来
どの電圧−電流クワドラント（象限）でＤＰ　Ｓ　１．
８が動作しているかを表す。象限フィールドは、４つの
可能なＩ／Ｖ極性の何れが本回路内に存在するか又は存
在していたかということを表す。
ステータスビットは経歴としてストアされる。
瞬間的なエントリであってもストアされる。
更に、電流がプログラムされている値よりも高いか低い
かということを決定する為にトリップ限界がアナログ比
較を行なうが、その値に出力電流をクランプすることは
ない。又、リレー制御によって与えられるケルビンチェ
ックはインタラブド（中断）を駆動してケルビンチェッ
クが動作状態であるか否かを表す。
ＤＰ８１８は、電流動作点を表す為にアナログ３７− ３６− 比較器の形態のオンボード比較手段５４を有している。
Ｔｌ１３ＵＴは接続されているＤ　Ｐ　Ｓ　１−８へパ
ワーシンク乃至はソース負荷を提供することが可能であ
るから、４−象限動作が好適に与、えられる。
この構成において、ＤＰＳ電流動作点の正確な表示がト
リップ限界値を有するＤＡＣレジスタを最初に並列的に
ローディングすることによって得　′られる。ＤＵＴの
ピンにおける電流が予めセラ１−した比較レベルをクロ
スすると、ラッチ回路５８の内容がラッチされる。従っ
て、パワードレインを継続的にモニタすることが可能で
ある。
Ｄ　Ｐ　８１．８駆動関数乃至機能は電圧値及び電流値
の両方でプログラムされている。公差Ｄ　ＴＪ　Ｔの出
力のパワー散逸を制限する為に、プログラムされている
ものと等しく反対の黙示の電流レールが本回路によって
自動的にセットされる。第５図に示した動作特性が示し
ているところによれば、正の電流と電圧が駆動関数のＤ
ＡＣレジスタ内にストアされる。第１象限内に示されて
いる負荷線は正の電圧バイアスを有する抵抗負荷を表し
ている。
３８− この負荷の安定な動作点はプログラムされている電流レ
ール上に示されており、その実効抵抗が電圧レール動作
を許容するのに必要なものよりも低いことを表している
。
図示したパワーシンク負荷線は電流要求における急激な
減少によって起こされる遷移状態でありうる。この第２
象限への瞬間的な遷移は、バイパスコンデンサの電荷を
放出することによって発生されうる。第２及び第４象限
は、パワーシンク象限であり、第１及び第３象限はパワ
ーソース象限である。
動作象限、電圧乃至は電流レール、電流限界より多きか
又は小さいか等のＤ　Ｐ　８１．８ステ一タス信号は、
独特の非同期パワードレインモニタを可能としている。
これらの７つのステータス表示は警報としてプログラム
によってイネーブルされ公差外バイアス状態を検知する
ことが可能である。
以下の定義はユーザが見ることの可能なりＰ３１８要素
ステー１〜メントである。
ｌ−腓数辺Ｉ淀 ＤＥＦＩＮＥ−ＰＯＷＥＲ（ＤＰＳ−ＮＵＭＢＥＲ：Ｄ
ＰＳ−ＮＵＭＲＩＥＲ−型：Ｖ　ｌ”　ＯＲＣＥ　−Ｖ
　Ａ　Ｌ　Ｕ　Ｅ　：ボ）Ｉｉ　ｌ”　；ＶＦＯＲＣＥ
−ＲＡＮＧＥ　：Ｖ−ＲＡＮＧＥ−型ＩＦＯＲＣＥ−Ｖ
ＡＬＵＥ　：　ＤＰＳ−７ンペアＩＦＯＲＣＥ−ＲＡＮ
ＧＥ　：丁−ＲＡＮＧＥ−型ＰＯＷＥＲ−ＤＢＩ、ＡＹ
　：ｒ）ＥｌＡｖ−秒Ｃ０ＭＰＥＮ５ＡＴＩＯＮ　：Ｃ
０ＭＰＥＮ５ＡＴＩＯＮ−型）このステートメントは仮
想テストリソース内にＤＰＳ１８駆動関数に関連した全
ての範囲及び値の情報をロードする。仮想テストリソー
スは、テストへラドコン１−ローラ１２のＲＡＭ内に設
ケラれており、ＤＰＳの活性化と共にＤ　Ｐ　Ｓ　１．
８内に設けられているハードウェアレジスタへのダウン
ローディングの為のデータをストアする。これらの値を
使用してＤＰ８１８の動作特性を画定する。
更に、ユーザはここでＤ　Ｐ　８１．８セトリングに対
して許容される時間量を特定する。ユーザが画定した補
償はＤＰ８１８動的応答を決定すると共に安定な動作で
接続することの可能な最大容量負荷を決定する。この時
間の値は、全ての引き続く遅−３９＝ 延に従属する機能に対して開始される時間遅れの量であ
る。このステー１へメン１〜は仮想テストリソース内に
値をロードするのみで、何等テスタ通信を行なうもので
はない。
電流限界の画定 ＤＥＦＩＮＦ−ＤＩ）Ｓ−Ｉ−１、ＩＭＩＴ（ＤＰＳ−
ＮＵＭＢＥＲ：ＤＰＳ−ＮＵＭＢＥＲ−型Ｉ−ＬＩＭＩ
Ｔ　：ＤＰＳ−アンペア ＤＴＲＥＣＴＩＯＮ　：ＲＥＬ＾Ｔｌ０Ｎ−型）典型的
なり　Ｐ　８１．８適用例はＤＵＴ電圧バイアスとして
である。このステートメントによって、ユーザはＩ−Ｆ
ＯＲＣＥ　ＲＡＮＧＥの境界内でＧＴ／ＬＴ電流限界よ
りも大きいか又は小さいかを特定することが可能である
。Ｉ−ＬＩＭＩＴステータスビットは、ＤＰ８１８動作
点が限界値よりも大きいか又は小さいかによってセット
される。このステートメントは、仮想テストリソース内
に値をロードするのみであり、テスタの通信は行なわな
い。
蓼皇皿歎勿箸正 ＲＥＤＥＦＴＮＥ−ＰＯＷＥＲ（ＤＰＳ−ＮＵＭＢＥＲ
：ＤＰＳ−ＮＵＭＢＥＲ−型；ＶＦＯＲＣＥ−ＶＡＬＵ
Ｅ　：ボルト；−４ト ４Ｏ− ＩＦＯＲＣＥ−ＶＡＬＵＥ　ニア　ンヘ７　）ＤＰ８１
８がゲート動作されてオンされると、ユーザはこのステ
ートメントを使用してバイアス条件に対してマイナーな
調節を行なうことが可能である。範囲は変化されないと
仮定されているので、これは一層簡単なパラメータリス
トを可能とする。このステートメントは単に値を仮想テ
ストリソース内にロードするだけで、何等テスタ通信を
行なうものではない。
警ｊし〉にプソリー画一定− ＥＮＡＢＬＥ−ＤＰＳ−ＡＬＡＲＭＳ（ＤＰＳ−ＮＵＭ
ＢＥＲ：ＤＰＳ−ＮＵＭＢＥＲ−型；ＡＬＡＲＭＳ　：
ＤＰＳ−３ＴＡＴＵＳ−３ＩＥＴ）このステートメント
は、ユーザにどの可能な非同期警報モニタを具備すべき
であるかを特定することを可能としている。ゲートオン
動作中にその種々のものが活性化され、従って、特定し
たセトリング時間が経過する迄それらは自動的に抑えら
れる。ＤＰ８１８セトリング中にどのステータスビット
がセットされたかの経歴が５ＥＴ−ＰＯＩｌｌＥＲサー
ビスによって保持され、デバッグ設備を介して表４２− 示することか可能である。このステートメントは仮想テ
ストリソース内に値をロードするのみであり、テスタ通
信を行なわせるものではない。
ＥＮＡＢＬＥ−ＤＰＳ−ＡＬＡＲＭＳ要素は、ＤＰＳ警
報と呼ばれるＤＣサブシステム］６インタラプトとして
具備されるべきＤ　Ｐ　Ｓ　１．８ステ一タス表示を画
定する。テスト計画において使用される各Ｄ　Ｐ　Ｓ　
１．８は許容可能な動作点の既知の軌跡を有している。
例えば、ｖＣＣバイアスソースはパワーソースとして第
１象限内の電圧レール」二に予定される動作点を有して
いる。Ｉ−ＬＩＭＩＴ警報は、特定した電流値よりも大
きいか又は小さく許容動作点を更に制限する様にセット
することが可能である。この典型的な場合に対して、ユ
ーザ警報セット変数はＫｅｌｖｉｎ、Ｉ−Ｌ：ｒＭＴＴ
、■−ＲＡＩＬ、ＱＵＡＤ２．ＱＵＡＤ３．ＱＵＡＤ４
を有しＤＣサブシステム１６インタラプトとなるべき許
容不能な動作点を仮定すべきである。ユーザがＤＰＳ−
ＡＬＡＲＭ−ＭＡＳＫを画定し且つ適宜のＤＰＳ−ＡＬ
ＡＲＭ−■ＡＮＤＬＥＲを与えない限り、ＤＣサブシス
テム１６インタラプトが発生するとテスト計画は不合格
状態で終了する。デスト計画の実行中に許容可能なＩ）
　ＰＳ　１．８動作点が変化すると、新しい制限警報が
この要素によって喚起され得る。これらの変化はＴＯＲ
Ｎ−ＤＰＳ−ＯＮ又はＡＤＪＵＳＴ−ＤＰＳオプション
と共に、５ＥＴ−ＰＯＷＥＲによって実行される。テス
ト計画の実行を通しての連続的なりＵＴパワー要求のモ
ニタ動作はＤＰＳ１８警報の意図した適用であるが、そ
れが起こされた場合に警報のゼロ設定をロードしてこの
モニタ動作を終了させることが可能である。
デフォルトの仮想テストリソース条件は全てのインタラ
ブド経路をディスエーブルさせる。従って、この要素は
ＤＰ５１８モニタ動作能力を使用する為に必要である。
この要素は選択されたＤＰＳ−ＮＵＭＢＥＲに対して仮
想テストリソース値をロードする。その後の５ＥＴ−Ｐ
ＯＷＥＲがセットされた変数内に含まれている警報をイ
ネーブルさせる。
テスタ　のパワーの　立 ５ＥＴ−ＰＯＷＥＲ（ＰＯＩＩＩＥＲ−ＦＵＮＣＴＩＯ
Ｎ　：ＰＯＷＥＲ−ＦＵＮＣＴＩＯＮ−型；ＰＯＷＥＲ
−３ＥＴ　：ＤＰＳ−ＮＵＭＢＥＲ−５ＥＴ）４３− これはＤＰＳ１８利用の主要動作ステートメントである
。それは１組のＤ　Ｐ　８１．８に関する全ての関連す
る情報をテストヘッドコントローラ１２へ転送させ、且
つパワーアップ、パワーダウン、又はパワー調整動作の
何れかとして実行させる。
このステートメントにおいて特定されている全てのＤ　
Ｐ　８１．８を同時的にゲートオンさせることが可能で
あると仮定されている。ＤＵＴに対してパワーシーケン
ス動作条件がある場合、使用される５ＥＴ−ＰＯＷＥＲ
ステートメントのシーケンスはどの与えられたステート
メントにおいても同時的にゲートオンすることの可能な
もののみを有している。
その為に、このステートメントはＤ　Ｐ　８１８時間遅
延従属である（アクティブなりＰＳ遅延に対し待機する
）。このステートメントによって発生される時間遅延は
、変更される組における任意のＤＰＳ１８に対して必要
とされる最長遅延である。
このことは、５ＥＴ−ＰＯＶＥＲステートメントのシー
ケンスをパケット内に設けることが可能でり、適切にシ
ーケンスされた動作が行なわれることを意味４５− ４４− している。
このパラメータオプションはゲートオフ状態にあるＤＰ
Ｓ１８に対してのみ使用することが可能である。開始さ
れる事象のシーケンスは以下の如くである。パラメータ
ＤＥＦＩＮＥ−ＤＰＳ−Ｉ−ＬＩＭＩＴ及びＤＥＦＩＮ
Ｅ−ＰＯＷＥＲをロードさせて回路をテストする。ＰＯ
ｌｌｌＥＲ−５ＥＴ　ノ最長凹１１１ＥＲ−ＤＥＩ、Ａ
ＶをＤＰ８１８タイマにロードさせる。ＰＯＩｊＥＲ−
３ＥＴ内に設けられている各ＤＰ８１８はゲートオンさ
れ、ＤＰＳ１８タイマのカウントダウンが開始される。
ＰＯｌｄＥＲ−３ＥＴ仮想テストリソースの何れかがｒ
）ＰＳ−ＡＬＡＲＭが具備されていることを表す場合に
は、この要素はＤＰＳタイマがカウントダウンするのを
待ち且つすべてのラッチされたステータス経歴がクリア
される。次いで、指定された警報がイネーブルされる。
警報がイネーブルされないと、この要素はＤＰＳタイマ
のカウントダウンが完了するのを待たずに通常のテスト
計画の継続を許容し、その後のラッチされたステータス
経歴は最終的な動作点へ取られた経路を表す。
４６− ＰＯＷＥＲ−５ＥＴ内に設けられている全てのＤ　Ｐ　
Ｓ　］−８がゲートオン状態になるとＡＤ、ＩＵＳＴ−
ＤＰＳオプションが可能となる。開始される事象は以下
の如くである。ＰＯＷＥＲ−５ＥＴ　（７）全てのＤＰ
Ｓ−ＡＬＡＲＭＳがディスエーブルされる。ＲＥｆ）Ｅ
ＦＩＮＥ−ＰＯすＥＲからのパラメータは、ＰＯＷＥＲ
−５ＥＴ内に設けられティるＤＰＳ１８に［１−ドされ
、最も遅いＣ０ＭＰＥＮ５ＡＴＴＯＮ−ＴＹＰＥ及び動
作点における画定されたデルタ変化に基づいてＤＰＳタ
イマのカウントダウンが開始される。仮想テス１へリソ
ースがＤＰＳ−ＡＬＡＲＭＳを有すると、それらはＤＰ
Ｓタイマのカウントダウンが完了した後にイネーブルさ
れる。そうでなければ、カウントが完了するのを待つこ
と無しにテスト計画が続行することが許容される。何れ
かのＤＰＳ−ＡＬＡＲＭがイネーブルされると、全ての
ステータス表示が瞬時にリセットされて経歴状態をクリ
アする。
ＰＯＩＩＥＲ−５ＥＴ内に設けられている全てのＤＰＳ
Ｉ８がゲートオン状態である場合にのみＴＵＲＮ−ＤＰ
Ｓ−ＯＦＦオプションが可能とされる。全てのＤＰＳ−
ＡＬＡＲＭＳはディスエーブルされる。この場合、これ
はゲートオン状態にある全てのＤ　Ｐ　Ｓ　１．８に対
する全ての警報（アラーム）を有している。その意図は
ＤＵＴパワーダウンシーケンスの間の虚偽の不合格表示
を防止する為である。経歴ステータスはラッチされたま
まで、パワーダウンシーケンスの期間中のＤＰＳ１８動
作点の異常な振れを表す。
ＰＯＷＥＲ−５ＥＴ内に設けられているＤ　Ｐ　Ｓ　１
．８はキャリプレートされていないゼロボルトに再プロ
グラムされ、最も遅いＣ０ＭＰＥＮ５ＡＴＩＯＮ−Ｔ’
／ＰＥに基づくＤＰＳタイマのカウントダウンが開始さ
れる。
ＤＰ８１８タイマのカウントダウンが完了すると、ＰＯ
ｌｉｌＥＲ−５ＥＴ内に設けられているＤＰＳはゲート
オフされる。テスト計画の継続の為にゲートオンされた
ままのＤＰ８１８の警報を再イネーブルさせる為に、５
ＥＴ−ＰＯυＥＲが必要である。
不ム　（欠　の　−Ｏａｔ− ＲＥＡＤ−ＤＰＳ−３ＴＡＴＵＳ（ＤＰＳ−ＮＵＭＢＥ
Ｒ：ＤＰＳ−ＮＵＭＢＥＲ−型；ＤＰＳ−Ｎ−８ＴＡＴ
ＵＳ　：ＤＰＳ−３ＴＡＴＵＳ−３ＥＴ）このステート
メントはＤ　Ｐ　８１．８警報ステータスビツトを戻す
。このステータス表示はＤＰＳＩ４７− ８警報の原因を決定する為のものであり、通常ユーザの
ＤＰＳ警報例外処理器において使用される。
この要素はラッチされたＤＰ８１８ステータス経歴をユ
ーザが決めた変数に戻す。典型的な使用例は、調節を行
なった後に有力なり　Ｐ　８１．８ステータスを決定す
る為のユーザが決めた手順におけるものである。読み戻
しの前にラッチされたステータス経歴をクリアする為に
、ユーザはＲＥＡＤ−ＤＰＳ−８Ｔ’ＡＴＬＩＳの前に
ＥＮＡＢＬＥ−ＤＰＳ−ＡＩ、ＡＲＭＳ又は５ＩＥＴ−
ＰＯＷＥＲを実行せねばならない。ＤＰＳ’ｌ　８をゲ
ートオンさせる５ＥＴ−ＰＯＩＮＥＲ直後のステータス
状態は、如何にしてＤ　Ｐ　Ｓ　１．８が最終的な動作
点に到達したかの経歴を有している。従って、現在のス
テータス状態を読み取る為には、ユーザはＤ　Ｐ　Ｓ　
ｉ　８がゲートオンされた後に駆動条件を調整するか又
はステータスインタラブドをイネーブルさせる。
Ｄ　Ｐ　Ｓ　１８動作点が２つのステータス状態の間に
ある場合に中間ステータス結果が発生する。例えば、ゼ
ロボルトにプログラムされ開回路された負荷に接続され
ていると、戻されたＤＰＳ−５ＴＡＴＵＳ−５４９− ４８− ＥＴは何れか１つ又は全ての４つの象限ステータス表示
を有することが可能である。ステータスインジケータ（
表示）の正確な分解能はＤＰＳ特性化において決定され
るべきであり、診断を介して制御される。
ＤＰＳ組仇罪した測ヱ ＤＰＳ−旺ＡＳＵＲＥ（ＭＥＡＳＵＲＥ−５ＥＴ　：Ｄ
ＰＳ−ＮＵＭＢＥＲ−５ＥＴ；Ｎ０ＧＯ−５ＥＴ　：Ｄ
ＰＳ−５ＴＡＴＵＳ−８ＥＴ）このステートメントは警
報方式によって実行される継続的なモニタ機能ではなく
、ＤＵＴパワーピンに関し特定の測定を実行する為のも
のである。
パラメータによって表される如く、何れか又は全てのＤ
ＰＳ１８に関して一度に合否（ｇｏ／ｎｏ−ｇｏ）又は
値帰還測定を実行することが可能である。値帰還が要求
されると、電圧、電流、及び合否決定情報が全体的な結
果変数内に入れられる。合否決定はセット内に設けられ
ているＤＰ８１８に対する最後のＤＥＦＩＮＥ−ＤＰＳ
−Ｉ−ＬＩ阿ＩＴステートメントによって仮想テストリ
ソース内に位置された電流値に基づいて行なわれる。こ
のステートメントは合否（ｇ５０− ｏ／ｎｏ−ｇｏ）決定動作を喚起し、ＩＩ）　Ｃ測定の
ロギング又はＤＣ不合格がアクティブである場合にデー
タロギングを行なわせる。
Ｄ　Ｐ　８１８はＤＣサブシステム１６をインタラブド
させる為に具備することの可能なラッチされたステータ
スインジケータを提供する。その目的の１つは、テスト
計画モニタ動作能力がＤＵＴ電圧バイアスソースとして
ＤＰＳ］８の許容可能な動作を確保する為である。ＤＰ
８１８動作の基本原理は、接続されたＤ　Ｕ　Ｔ負荷が
プログラムされている電圧又は電流レール上のＤＰＳ動
作点を駆動するということである。従って、ＤＵＴパワ
ー要求（テストの目的）は直接的に接続されているＤＰ
８１８動作点に関係している。７つのステータスインジ
ケータを使用して、テスト計画実行中にｒ）ＵＴパワー
要求が動的に変化する際にＤＰ８１８動作点が辿った経
歴を画定する為に使用されている。別のインジケータで
あるケルビン（Ｋａｌｖｊｎ）信号は壊滅的な開回路状
態を表すものであり、それは全てのその他のテストイン
ジケータ（表示）を無効状態とさせるものであり、又直
にデスト剖画を終了させる。
７つのＤ　Ｐ　Ｓ　ｉ　８動作点に関連したステータス
インジケータに関して、その典型的なデスト計画使用例
に付いて以下に簡単に説明する。Ｉ−１、ＴＭＴＴはス
テータス信号よりも大きいか又は小さく、ＤＰ　Ｓ　１
．８電流要求限界を越えたか否かを決定する。
Ｉ−ＬＴＭＩＴのテスト計画適用例は、カテゴリ種類電
流限界を決定する為又はテストＨ４画終了を支配する壊
滅的限界状態を決定する為のものとすることが可能であ
る。Ｉ−ＲＡＴＬはプログラムされているか又は黙示の
電流レール上のＤＰ８１８動作を表す信号である。この
信号は、象限信号と共に、２つの電流レールの内の何れ
のものにＤ　Ｐ　８１．８動作点がフォースされている
かということを画定する。
電流限界窓はＩ−ＲＡＩＬとＴ−ＬＩＭＴＴ値の間に画
定することが可能である。Ｔ−ＲＡＩＩ、警報は、カテ
ゴリ限界を越えたか又はテスト計画終了の条件に到達し
たかの何れかを表すことが可能である。Ｖ−ＲＡ珪は、
Ｄ　Ｐ　Ｓ　１．８は成功裡に意図した動作レールに到
達５１− したということを表すことが可能である。典型的に、Ｄ
　Ｐ　Ｓ　ｉ　８は定電圧バイアスソースとして使用さ
れるが、定電流適用も可能である。ＱＵＡＤＩ／２／３
／４は、Ｄ　Ｐ　Ｓ　１．８の象限動作を表しており、
ＱＵＡ旧は＋Ｖ＋Ｉを表し、ＱＩＪＡＤ２は＋Ｖ−Ｉを
表し、０ＵＡＤ３は−Ｖ−Ｉを表し、ＱＵＡＤ４は−Ｖ
＋Ｉを表す。
等符号はパワーソース条件に対するものであり、非等符
号はＩ）　Ｐ　Ｓ　］、　８パワーシンク象限を表して
いる。
Ｄ　Ｐ　Ｓ　ｉ　８適用に関するテスト計画方策の幾つ
かの例に付いて説明しＤＰＳ警報を画定する。１つ又は
それ以」二のＤＰＳ　１８を有する第１テスト計画事象
はＤＵＴパワーアップである。各ＤＰ８１８が安定な動
作点へスルー（ｓｌ、ｅｔｙ）するのに充分な時間を与
えた後に、選択されたステータス警報がインターラブド
の為に具備される。この時点での直ぐのインタラブドは
通常不正確なりＰＳＩ８のプログラムされている値の表
示か又は過剰なパワー要求を有するＤ　Ｕ　Ｔである。
これら２つの条件の何れかがテスト計画終了の原因であ
る。典５３− ５２− 型的に、テスト計画の最初のＤＵＴパワーアップはイン
タラブドを具備した警報としてカテゴリ種類限界を有す
るものではない。
パワーアップが完了した後に、ステータス機能テストの
準備として入力、出力負荷、及び出力限界レベルをセッ
トすることによってテスト計画を継続する。爾後の５Ｔ
ＡＴＩＣ−ＴＥＳＴに対してｌ）　Ｕ　Ｔ状態を初期値
化する為に意図した入力テストベクトルのシーケンスを
印加しながら、Ｄ　Ｕ　Ｔの内部ノードは、異常なパワ
ー要求を発生させ且つ１つ又はそれ異常のＤ　Ｐ　Ｓ　
１．８警報を生じさせる状態を得ることが可能である。
正確な警報状態に依存して、テスト計画方策はテストの
継続の為のより低度のカテゴリ種類（ｃａｔｅｇｏｒｙ
　５ｏｒｔ）条件へＤＰ８１８プログラム値を調整する
か、又はこのタイプのＤＵＴ不合格状態を意味する不合
格ファイルを画定する為のものとすることが可能である
。このタイプの警報事象は、警報時点において何れのそ
の他のＤＵＴテスト限界も有効ではない非同期ＤＰ　Ｓ
　１−８警報不合格として類分けされる。
５４− Ｓ　Ｔ　Ａ　Ｔ　Ｔ　Ｃ−１’　Ｅ　Ｓ　Ｔベクｉ〜ル
と関連して１つ又はそれ以」二のＤ　Ｐ　Ｓ　］、　８
警報が発生することが可能である。これらの警報は、よ
り低度のカテゴリ限界を有効としてテスト髪継続する為
に緩和することの可能なカテゴリ種類限界を表すか又は
テスト終了条件を画定することが可能である。ＤＰＳ１
８警報及び５ＴＡＴＩＣ−ＴＥＳＴ不合格条件が同時に
存在する場合、テスト計画方策は、緩和したＤＰＳ１８
プログラム値を画定し且つ５ＴＡＴＩＣ−ＴＥＳＴシー
ケンスを繰り返すか、又はＤＰＳ　１８警報を意味する
不合格ファイルを選択するか、又は二重不合格状態を意
味する不合格ファイルを選択するか又は予め定めたステ
ータス機能不合格ビン内にＤＵＴをファイルするかのい
ずれかとすることが可能である。
現在の５ＴＡＴＩＣ−ＴＥＳＴベクトルがＤＰＳ１．８
警報の原因となる場合もあり、一方ＤＰ８１８動作点が
従属するよりも高速でＤＰＳ静的テス１へが実行中であ
る場合には、前のテストバク１ヘルが警報の原因となり
得る。従って、ＤＰ８１８電圧及び電流の帰還された値
の表示は警報動作点を確認するものではなく、データロ
グリポート内に含められる場合には誤りを生じる原因と
なり得る。公差外条件の唯一の明確なインジケータはラ
ッチされたＤＰ８１８ステータスである。機能不合格条
件の有無に拘らず高速機能テストの間に同様のＤＰＳＩ
８警報が発生し得る。このタイプのＤＰ８１８警報条件
も非同期公差外事像であり、即ちそれは警報が発生した
時点で実行中のテストベクトルに必ずしも関連している
わけではない。
Ｄ　Ｐ　Ｓ　ｉ　８警報はＰＨＩ−旺ＡＳＵＲＥ要素の
実行中に発生することが可能である。この場合の原因は
、不正確にプログラムされたＤＰＳ１８値、接続された
精密測定装置２０によってトリガされるＤＵ′ｒ機能障
害、又は１つ又はそれ以上のカテゴリ種類限界条件等で
ある。テスト計画方策は、ＤＰＳ１８プログラム値を緩
和し且つ緩和した〕−組のカテゴリ限界及びテスト条件
を有効にしてテストを繰り返すか、又は再度画定したビ
ン結果でテスト計画を終了することとすることが可能で
ある。
」二連したテスト計画方策例から明らかな如く、５５− Ｄ　Ｐ　Ｓ　１８警報状態を適切に処理する為にユーザ
は柔軟性を必要とする。テスト計画初期値化において、
全てのＤ　Ｐ　Ｓ　］−８警報に対するデフォルト設定
は、過剰な電力散逸がＤＵＴを破壊する前にテスト計画
を終了させることである。全てのＤＰＳ警報からの全て
のＤ　Ｐ　８１８ステータスピッ１−がデータログの為
に使用可能とされるべきである。
体系的調査において見出された第１警報インジケータの
みが供給される場合、テスト計画終了の正確な原因を突
き止めるのに充分な情報が存在しなし）。
ユーザは、デフォルト終了状態の例外としてインタラブ
ドイネーブルされる選択されたＤ　Ｐ　Ｓ　］８ステー
タスインジケータを画定することが可能である。これら
は、カテゴリ種類限界のインジケータであるか、又は実
効カテゴリ種類に対しデスト計画の継続を許容する為に
緩和させることの可能なテスト条件である。例外条件を
処理し且つ適切にテスト計画方策を実行する為にユーザ
はＤＰＳ警報手順をプログラムする。
一５７＝ ５６− 同時的に発生することのある多数の公差外条件を表す為
に、付加的な全体的不合格フラッグが必要である。例え
ば、ＤＰＳ−ＡＩ、ＡＲＭである。これは、非同期発生
に影響されることのない機能的及び／又はＤＣ測定不合
格に関連する全体的不合格に付加されるものである。全
体的不合格の目的は、１つのタイプの公差分表示を別の
タイプのものと論理的に区別する為、又は２つの同時的
な不合格状態の可能性を取り扱う為である。
プログラムエラーによって発生されるＩ）　Ｐ　Ｓ　１
８警報はテスト計画デバッグの期間中のみ重要である。
全ての関連する情報を有する１つ又はそれ以上のデータ
ログ記録が与えられる。
要するに、高電流ＤＰＳ１８は好適に主にＤＯＴ電圧バ
イアス用に使用されるグー１〜動作される４象限ソース
駆動関数乃至機能を提供する。Ｄ　Ｉ）８１、８はプロ
グラム可能な高電流供給源であって、それは一定電圧を
フォースするか、又は一定電流にクランプすることが可
能である。この負荷電流又は電圧はＡＤＣで測定するこ
とが可能であり、５８− 合否判断の為又は数値結実用に読み戻す為にプログラム
されている限界値に対して比較することが可能である。
各ＤＰ８１８は、意図した動作象限内に２つのキャリプ
レートした動作レールを画定する為に符号付の電圧及び
電流値でプログラムされている。
本回路によって、反対動作象限内に黙示の電流レールが
自動的にセットされ、短絡したＤＵＴ負荷に供給され得
る最大パワーをプログラム制御することを確保する。接
続されたＤＵＴ負荷は、プログラムで画定される特性で
ＤＰ８１８の安定な動作点を決定する。各Ｄ　Ｐ　Ｓ　
１．８を定電圧又は定電流駆動関数として使用可能であ
る。
Ｄ　Ｐ　８１．８はユーザによってＤＵＴへ割り当てら
れねばならず、マトリクス形状とはされていない。各Ｄ
Ｐ８１８フォース及びセンス線はテストヘッド１４にお
けるＤＵＴの近接可能な接続点へ延在している。各ＤＰ
８１８は好適には電流クランプレールをゲートオフ（高
インピーダンス空転状態）で最後のプログラムされた範
囲のフルスケ−５９＝ 明細書の浄書（内容に変更なし） 一ルの１％にセットした駆動ゼロボルトである。
このゲート機能は、遮断リレーを使用することなしにＤ
ＵＴへの直接接続を可能とさせる。
第５図は各ＤＰＳ１８の電圧−電流能力を示している。
負荷によって引き出される電流がプログラムされている
値を越えんとする場合には、ＤＰ８１８はプログラムさ
れた値において定電流源となる。その他の場合、ＤＰ８
１８は定電圧源として動作する。プログラムされている
電圧及び電流の範囲を表Ｉに示しである。
各ＤＰ８１８は、以下の如く、４つの象限（第５図）の
何れか１つの象限内で動作することが可能である。即ち
、±ＩＡにおいて±３２Ｖ（４つの象限）、２Ａにおい
て３２Ｖ又は−２Ａにおいて一３２ｖ（２つの象限）、
８Ａにおいて８ｖ又は−８Ａにおいて一８ｖ（２つの象
限）である。
各Ｄ　Ｐ　Ｓ　１−８の好適な電圧及び電流範囲を以下
の表に示しである。
明細書の浄書（内容に変更なし） 表　Ｉ ＤＰＳ　電圧明細 分解能 ＩＶ　１．０４９　Ｖ　１２８μｖ５１２μＶ２Ｖ　２
．０９７　Ｖ　２５６ｕＶ　１．０２４　ｍＶ４Ｖ　４
．１９４　Ｖ　５１２μＶ　２．０４８　ｍＶ８Ｖ　８
．３８９　Ｖ　１．０２４　ｍＶ　４．０９８　ｍＶ＋
６Ｖ　１６．７７７　Ｖ　２．０４８ｍＶ　８．１９２
ｍＶ３２Ｖ　３３．５５４　Ｖ　４．０９６ｍＶ　１６
．３８４ｍＶ精度　印加／測定：　±（０，１％値＋２
　ｍＶ／Ａ＋（２，５ｍＶ又は１カウントで何れか大き
い方））。
ＤＰＳ　電流明細 分解能 １６ｍＡ　１６．３８４　ｍＡ　１　ｔｔＡ　８　ｔｔ
Ａ３２ＩＩＩＡ　３２．７６８　＋ｎＡ　２　μＡ　１
６　ｐＡ６４＋ａＡ　６５．５３６　ｍＡ　４　ｐＡ　
３２　μＡＩ２８ｍＡ　１３１．０７２　ｍＡ　８　ｐ
Ａ　６４　ｐＡ２５６ｍＡ　２６２．１４４　ｍＡ　１
６　ｐＡ　１２８　μＡ３１２ＩＩＡ　５２４．２８８
　ｍＡ　３２μＡ２５６μＡＩＡ　１．０４９Ａ　６４
μＡ３１２μＡ２Ａ　２．０９７　Ａ　１２８　μＡ　
１．０２４　ｍＡ４Ａ　４．１９４　Ａ　２５６　ｐＡ
　２．０４８　ｒｒｒＡ８Ａ　８．３８９　Ａ　５１２
　ｐＡ　４．０９６　ｍＡ精度　印加／測定：　±（０
，１％＋０．１％／Ａ＋１カウント）ＤＣサブシステム
１６からプログラムすることの可能な最大電流は±１６
Ａであり、最大１６Ａをテストヘッド共通（コモン）接
続点へ戻すことが可能である。これらの明細はケルビン
点に適用される（第５図）。
各ＤＰ８１８のその他の特性は以下の如くである。
負荷レギュレーション：　±２０ｍＶ パーフォーマンスポード上で検知を行ないながらセンス
点において無負荷から全負荷へ変化。
セトリング時間：　表ＩＩを参照 セトリング時間はプログラムされている値の０．１％以
内であることが必要とされるものである。容量を充電す
るのに与えられる電流はプログラムされている電流範囲
における最高値の２００％である。
表ＩＩのＡ、Ｂ、Ｃは、最終値の０．１％に対する３つ
のセトリング時間の各々の電流範囲に対する予測最大容
量負荷を示している。
明細書の浄書（内容に変更なし） 人−非 容量負荷と予測セトリング時間 Ａ−セトリンｎａＪＴ＝　２００マイクロ秒電流範囲８
Ａ　４Ａ　２Ａ　ＩＡ　５］２ｍａ　２５６ｍａ　１２
８ｎ＋ａ　６４ｍａ　３２ｍａ　１６ｍａＢ−セトリン
グ時間＝１ミリ秒 電流範囲８Ａ　４Ａ　２Ａ　ＩＡ　５１２ｍａ　２５６
ｍａ　１２８ｍａ　６４ｍａ　３２ｍａ　１６＋ｎａＣ
−セトリン匁時間＝１０ミリ秒 電流範囲８Ａ　４Ａ　２Ａ　ＩＡ　５１２ｍ　２５６ｍ
ａ　１２８ｍａ　６４＋ｎａ　３２６１　１６ｍａＣ１
（μｆ）　４０８０２０４０１０２０５９０　２９５．
　１５０．　７４．　３７．　１８．５　９．２５＝６
３− 各ＤＰ８１８の負荷電流をモニタし、且つ合否判定を行
なう為にプログラムされている限界値との大小の比較を
行なうことが可能である。ＤＵＴ電流要求がプログラム
されている限界より大きいか又は小さいかということに
基づいて合否（ｇｏ／ｎｏ−ｇｏ）判定を行なう為にオ
ンボードＡＤＣを使用することが可能である。典型的な
テストケースにおいてＤＵＴを多数のＤＰＳ１８でバイ
アスさせることが可能である。各ＤＰ８１８％プログラ
ムイネーブルさせて、動作点に基づいて不合格条件を判
断することが可能であり、即ち動作点がプログラムされ
ている電流限界よりも大きいか又は小さいかということ
、又は動作点が電流又は電圧レール上にあるかというこ
と、又はプログラムされているもの以外の象限内にある
かということに基づいて判断することが可能である。
オンボードＡＤ’Ｃを使用して、ＤＰ８１８の動作点を
画定する数値結果を得ることが可能である。
ＡＤＣが電圧又は電流の読みを戻す様にプログラムする
ことが可能である。その結果を使用して更６５− 一間一 に計算を行なったり、カテゴリ種類の為に比較したり、
又はデータログすることが可能である。
不合格状態信号は、同時的な機能テストと共に多数の平
均パワードレイン限界の生産テストを可能とする。工学
的特性化を行なう為に、動作周波数に対する平均パワー
ドレインのプロットを容易に得ることが可能である。従
って、ＤＵＴ内部ノード短絡を診断することが可能であ
り、その後に補正を行なう為に低速の機能テスト速度で
原因を突き止めることが可能である。
以上、本発明の具体的実施の態様に付いて詳細に説明し
たが、本発明はこれら具体例にのみ限定されるべきもの
では無く、本発明の技術的範囲を逸脱すること無しに種
々の変形が可能であることは勿論である。
【図面の簡単な説明】
第１図は本発明に基づいて構成されたテストシステムの
ブロック線図、第２図は本発明のテスト回路のより詳細
なブロック線図、第３図は第２図に示したテスト回路内
に設けられているデバイス６６− パワー供給源の概略回路図、第４図は第２図に示したテ
スト回路内に設けられているデバイスパワー供給源のデ
ジタル的にプログラムされているソース内に設けられて
いるアナログ回路の詳細な概略回路図、第５図は第２図
に示したテスト回路内に設けられているデバイスパワー
供給源のデジタル的にプログラムされているソースの電
流−電圧特性を示した説明図、である。 （符号の説明） １２：　テストヘッドコントローラ １４：　テストヘッド １．６：ＤＣサブシステム ］８：　デバイスパワー電源 ２０：　精密測定装置（Ｐ　Ｍ　Ｕ　）２２：　マトリ
クス ２４：　インターフェース・ステータス２６：　システ
ム測定装置 ２８：　キャリブレーションスタンダード図面の浄書（
内容に変更なし） ＦＩＧ　４゜ ＦＩＧ、５゜ 手続補正書 昭和５９年１０月２６日 特許庁長官　志　賀　学　殿 １、事件の表示　昭和５９年　特　許　願　第１６２７
５２号２、発明の名称　電子回路の自動化テストをモニ
タする方法及び装置３、補正をする者 事件との関係　特許出願人 ４、代理人 ５、補正命令の日付　自　発 ６、補正により増加する発明の数　な　し７、補正の対
象　図　面（内容に変更なし）８、補正の内容　別紙の
通り 手続補正書防幻 昭和５９年１２月１４日 特許庁長官　志　賀　学　殿 １、事件の表示　昭和５９年　特　許　願　第１６２７
５２号２、発明の名称　電子回路の自動化テストをモニ
タする方法及び装置３、補正をする者 事件との関係　特許出願人 ４、代理人 ５、補正命令の日付

Claims (1)

  1. 【特許請求の範囲】 １、　テスト中のデバイスのノードにおいて継続的にテ
    ストバイアス信号を印加すると共にモニタする方法にお
    いて、前記ノードへテストバイアス信号を供給する為に
    越えるべきでない電圧レール及び電流レールのレベルに
    よって画定される予め選択されプログラムされている電
    圧−電流特性を持ったデジタル的にプログラムされてい
    るソース手段と、前記ノードに接続されている比較手段
    と前記比較手段によって発生される出力信号をラッチす
    る手段とが設けられており、前記方法が、前記テストバ
    イアス信号を前記ノードへ接続させ、前記ノードへ印加
    された電圧を予め選択されプログラムされている電圧レ
    ールレベルと継続的に比較し、前記電圧レールレベルに
    関して前記ノードへ印加される電圧の相対的な大きさの
    表示を与え、１− 前記ノードへ印加した電圧が前記電圧レールレベルに到
    達した場合に第１ラッチ手段をセットし、前記ノードに
    おける電流を予め選択されプログラムされている電流レ
    ールレベルと継続的に比較し、前記電流レールレベルに
    関して前記ノードにおける電流の相対的な大きさの表示
    を与え、前記ノードにおける電流が前記電流レールレベ
    ルに到達した場合に第２ラッチ手段をセットする、上記
    各工程を有することを特徴とする方法。 ２、特許請求の範囲第１項において、テストバイアス信
    号電圧の極性を判別する為に前記ノードへ印加されるテ
    ストバイアス信号電圧を継続的に基準電圧と比較し、テ
    ストバイアス信号電流の極性を判別する為に前記ノード
    におけるテストバイアス信号電流を継続的に基準電流と
    比較し、前記ノードへ印加されたテストバイアス信号電
    圧が正で且つ前記ノードにおけるテストバイアス信号電
    流が正である場合に第３ラッチ手段をセットし、前記ノ
    ードへ印加したテストバイアス信号電圧が正で且つ前記
    ノードにおけるテストバイアス信号２− 電流が負である場合に第４ラッチ手段をセットし前記ノ
    ー１（へ印加されたテストバイアス信号電圧が負で且つ
    前記ノードにおけるテストバイアス信号電流が負である
    場合に第５ラッチ手段をセットし、前記ノードに印加さ
    れたテストバイアス信号電圧が負で且つ前記ノードにお
    けるテストバイアス信号電流が正の場合に第６ラッチ手
    段をセットすることを特徴とする方法。 ３、特許請求の範囲第２項において、前記ノードにおい
    てテストバイアス信号を前記バイアスレベルと継続的に
    比較し、前記バイアスレベルに関してテストバイアス信
    号の相対的な大きさの表示を与え、前記テストバイアス
    信号が前記バイアスレベルに関して所定の関係を有して
    いる場合に別のラッチ手段をセットすることを特徴とす
    る方法。 ４、特許請求の範囲第３項において、前記ノードにおけ
    るバイアスレベル電圧をケルビン基準電圧と継続的に比
    較し、前記ケルビン基準電圧に関して前記ノードにおけ
    るバイアスレベル電圧の相対的な大きさの表示を与え、
    前記ノー１へにおけるバイアスレベル電圧が前記ケルビ
    ン基準電圧に関して所定の関係を有している場合に付加
    的なラッチ手段をセットすることを特徴とする方法。 ５、特許請求の範囲第１項乃至第４項の内の何れか１項
    において、前記ナストバイアス信号は、ゼロボルトで予
    め選択されている電圧−電流範囲の最大電流の１％で開
    始する駆動関数であることを特徴とする方法。 ６、　テスト中のデバイスのノードヘテストバイアス信
    号を継続的に印加すると共にモニタする装置において、
    前記ノー１くヘテストバイアス信号を供給する為に越え
    るべきでない電圧レール及び電流レールのレベルによっ
    て画定される予め選択されプログラムされている電圧−
    電流特性を持っており前記ノードに接続されているデジ
    タル的にプログラムされているソース手段と、前記ノー
    ドに印加される電圧を予め選択されプログラムされてい
    る電圧レールレベルと継続的に比較する為に前記ノード
    に接続されている比較手段と、前記）３− 一ドヘ印加される電圧が前記電圧レールレベルに到達し
    た場合に表示を与える第１ラッチ手段と、前記ノードに
    おける電流が前記電流レールレベルに到達した場合に表
    示を与える第２ラッチ手段とを有することを特徴とする
    装置。 ７、特許請求の範囲第６項において、テストバイアス信
    号電圧の極性を判別する為に前記ノードに印加されるテ
    ストバイアス信号電圧を基準電圧と継続的に比較する第
    ２比較手段と、デストバイアス信号電流の極性を判別す
    る為に前記ノードにおけるテストバイアス信号電流を継
    続的に基準電流と比較する第３比較手段と、前記ノード
    に印加されるテストバイアス信号電圧が正であり且つ前
    記ノードにおけるテストバイアス信号電流が負である場
    合に表示を与える第３ラッチ手段と、前記ノードへ印加
    されるテストバイアス信号電圧が正であり１つ前記ノー
    ドにおけるテストバイアス信号電流が負である場合に表
    示を与える第４ラッチ手段と、前記ノートに印加される
    テストバイアス信号電圧が負であり且つ前記ノードにお
    けるテ５− ４− ストバイアス信号電流が負である場合に表示を４える第
    ５ラッチ手段と、前記ノードに印加されるテストバイア
    ス信号電圧が負であり且つ前記ノードにおけるテストバ
    イアス信号電流が正である場合に表示を与える第６ラッ
    チ手段とを有することを特徴とする装置。 ８、特許請求の範囲第７項において、前記ノードにおけ
    るバイアスレベルに関してテストバイアス信号の相対的
    な大きさを継続的に表す第４比較手段を前記ノードに比
    較して設け、前記テストバイアス信号が前記バイアスレ
    ベルに関して所定の関係を有する場合に表示を与える別
    のラッチ手段を設けたことを特徴とする装置。 ９、特許請求の範囲第８項において、前記ノードにおけ
    るバイアスレベル電圧をケルビン基準電圧と継続的に比
    較する第５比較手段を設け、前記ノードにおけるバイア
    スレベル電圧が前記ケルビン基準電圧に関して所定の関
    係を有する場合に表示を与える付加的なラッチ手段を設
    けたことを特徴とする装置。 ６− １０、特許請求の範囲第９項において、前記デジタル的
    にプログラムされているソース手段がクロスオーバーソ
    ースであることを特徴とする装置。 １１、特許請求の範囲第１０項において、前記デジタル
    的にプログラムされているソース手段が、ゼロポル１〜
    で予め選択されている電圧−電流範囲の最大電流の１％
    で開始する駆動関数の形態のテストバイアス信号を供給
    することを特徴とする装置。
JP59162752A 1983-08-01 1984-08-01 電子回路の自動化テストをモニタする方法及び装置 Pending JPS60100066A (ja)

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