JPH04340483A - 半導体装置の検査装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、たとえば半導体集積回
路に対して、直流特性試験、機能試験、交流特性試験な
どの各種試験を実施する半導体装置の検査装置に関する
。

【０００２】

【従来の技術】半導体検査装置は、予め設定された検査
プログラムに従って、ＬＳＩ（ＬａｒｇｅＳｃａｌｅ　
Ｉｎｔｅｇｒａｔｅｄ　ｃｉｒｃｕｉｔ；大規模集積回
路）やＩＣ（Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ；
集積回路）などの半導体装置、すなわち被検査デバイス
（以下、ＤＵＴと略称する）に、基準電圧、基準電流あ
るいは基準パルス波形を与え、ＤＵＴから出力される電
流、電圧あるいはパルス波形を計測し、それらが所定の
範囲内に入っているかあるいは所定のパルス波形が出力
されたかどうかによって、良否判定を行う。

【０００３】このため、半導体検査装置内には、様々な
ハードウエアがあり、それぞれを細かく制御する必要が
ある。従来から、個々のハードウエアにはその状態を保
持する目的から、レジスタ（フリップフロップ）があり
、検査プログラムに従って検査項目毎に、この設定を必
要に応じて変更して検査を実行している。

【０００４】図４は、従来例の検査装置５１の基本的構
成を示すブロック図である。検査装置５１は、複数のピ
ンエレクトロニクスＰ１〜Ｐｎを備える。ピンエレクト
ロニクスとは、ＤＵＴ５２の各端子に接続され、検査装
置５１内の制御回路５３とのインターフェイスを行う部
分である。ピンエレクトロニクスＰ１〜Ｐｎは、同一の
構成であるので、ここではピンエレクトロニクスＰ１の
構成を説明する。

【０００５】ピンエレクトロニクスＰ１は、ＤＵＴ５２
に特定のパルス波形を印加するための駆動回路５６、Ｄ
ＵＴ５２からの出力波形を論理レベルに変換する比較器
５７，５８を備える。駆動回路５６は、制御回路５３か
ら与えられる印加データに基づいて、特定のパルス波形
をリレー７２を介してＤＵＴ５２に印加する。駆動回路
５６には、ＤＡＣ（デジタル−アナログ変換器）６４か
らの信号（あるいはレベル信号）ＶＩＨａおよびＤＡＣ
６５からの信号（あるいはレベル信号）ＶＩＬａが与え
られる。これらの信号（あるいはレベル信号）ＶＩＨａ
，ＶＩＬａによって、駆動回路５６からの出力信号のハ
イレベルおよびローレベルが規定される。

【０００６】比較器５７は、ＤＡＣ６６から与えられる
ハイ側比較判定レベル信号ＶＯＨａと、ＤＵＴ５２から
リレー７３を介して与えられる出力信号とを比較し、信
号を制御回路５３に出力する。比較器５８は、ＤＡＣ６
７から与えられるロー側比較判定レベル信号ＶＯＬａと
、ＤＵＴ５２からリレー７３を介して与えられる出力信
号とを比較し、信号を制御回路５３に出力する。

【０００７】さらに、ピンエレクトロニクスＰ１には、
リレー７４を介してＤＣ（直流）測定ユニット５４が接
続され、ＤＣ測定ユニット５４は、ＤＵＴ５２に直流電
流／電圧を与え、またＤＵＴ５２からの直流信号を検出
する。

【０００８】ＤＡＣ６４〜６７は、レジスタ６０〜６３
からの出力（デジタルデータ）をアナログ信号に変換し
、信号ＶＩＨａ，ＶＩＬａ，ＶＯＨａ，ＶＯＬａをそれ
ぞれ出力する。また、リレー７２〜７４は、フリップフ
ロップ（Ｆ／Ｆ）６８〜７０からの制御信号ＲＬＹＤａ
，ＲＬＹＣａ，ＲＬＹＭａによって、導通／遮断が制御
される。レジスタ６０〜６３およびＦ／Ｆ６８〜７０の
設定値は、制御回路５３によって検査項目毎に設定され
る。

【０００９】ここで、たとえばＤＵＴ５２の入力端子に
パルス波形を印加する場合を説明する。まず、駆動回路
５６のみをＤＵＴ５２の入力端子に接続すればよいので
、Ｆ／Ｆ６８を「１」に、Ｆ／Ｆ６９，７０を「０」に
それぞれ設定する。さらに、駆動回路５６を用いるので
、レジスタ６０，６１に所定のレベル値を設定する。 レジスタ６２，６３は設定してもしなくてもよい。

【００１０】このようなピンエレクトロニクスＰ１に対
する設定を、ＤＵＴ５２の入力端子に対応するピンエレ
クトロニクスＰ２〜Ｐｎに対して実行する。その後、こ
の設定条件で１つの検査項目を検査した後に、次の検査
項目に必要な条件設定を行う。以下、このような条件設
定の動作を検査項目の数だけ繰返す。

【００１１】

【発明が解決しようとする課題】上述のように従来の検
査装置５１では、検査項目毎に条件設定を繰返し行うた
め、条件設定に要する時間は無視できない。ＤＵＴ５２
のピン数が多い場合はなおさらである。すなわち、検査
項目毎にレジスタやＦ／Ｆへのデータ書込みが必要にな
るばかりでなく、設定個所が多いためその設定に要する
時間が非常に長くなり、トータルの検査時間が測定自身
にかかる時間より大幅に長くなるという不都合が生じる
。

【００１２】本発明の目的は、検査前に行う条件設定に
費やす時間を短縮し、検査全体に要する時間を短縮する
ことができる半導体装置の検査装置を提供することであ
る。

【００１３】

【課題を解決するための手段】本発明は、半導体装置に
設けられる端子に接続され、該端子に電流、電圧、波形
信号などの予め定める基準信号を供給し、かつ該端子か
ら出力される信号を計測する複数の検査手段を備える半
導体装置の検査装置において、前記検査手段は、複数の
基準信号入力手段と、複数の出力信号計測手段と、前記
複数の基準信号入力手段および複数の出力信号計測手段
をそれぞれ切換えて前記端子に接続する接続切換手段と
、与えられる設定条件に基づいて、前記複数の基準信号
入力手段、出力信号計測手段および接続切換手段の動作
態様を設定する設定手段と、検査項目毎に前記設定手段
の設定条件を記憶する記憶手段とを含み、１つの検査項
目の検査が終了すると、記憶手段から次の検査項目の設
定条件を読出して前記設定手段に与える制御手段を備え
たことを特徴とする半導体装置の検査装置である。

【００１４】

【作用】本発明に従えば、検査手段が備える基準信号入
力手段、出力信号計測手段および接続切換手段は、設定
手段によってその動作態様が設定される。この設定手段
の設定条件は、検査項目毎に記憶手段に記憶されている
。制御手段は、１つの検査項目の検査が終了すると、次
の検査項目の設定条件を読出して前記設定手段に与える
。したがって、従来のように１つずつ設定手段に設定条
件を与える必要がなくなり、検査前に行う条件設定に費
やす時間を格段に短縮することができる。

【００１５】

【実施例】図１は、本発明の一実施例である検査装置１
の基本的構成を示すブロック図である。検査装置１は、
複数の検査手段であるピンエレクトロニクスＰＥ１〜Ｐ
Ｅｎを備える。ピンエレクトロニクスＰＥ１〜ＰＥｎと
は、ＤＵＴ２の各端子に接続され、制御回路３とインタ
ーフェイスを行う部分である。ピンエレクトロニクスＰ
Ｅ１〜ＰＥｎは、同一の構成であるので、ここではピン
エレクトロニクスＰＥ１の構成を説明する。

【００１６】ピンエレクトロニクスＰＥ１は、ＤＵＴ２
に特定のパルス波形を印加するための基準信号入力手段
である駆動回路６、ＤＵＴ２からの出力波形を論理レベ
ルに変換する出力信号計測手段である比較器７，８を備
える。駆動回路６は、制御回路３から与えられる印加デ
ータに基づいて特定のパルス波形をリレー２２を介して
ＤＵＴ２に印加する。駆動回路６には、ＤＡＣ（デジタ
ル−アナログ変換器）１４からの信号（あるいはレベル
信号）ＶＩＨおよびＤＡＣ１５からの信号（あるいはレ
ベル信号）ＶＩＬが与えられる。これらの信号（あるい
はレベル信号）ＶＩＨ，ＶＩＬによって駆動回路６から
出力されるパルス波形のハイレベルおよびローレベルが
それぞれ規定される。

【００１７】比較器７は、ＤＡＣ１６から与えられるハ
イ側比較判定レベル信号ＶＯＨと、ＤＵＴ２からリレー
２３を介して与えられる出力信号とを比較し、信号を制
御回路３に出力する。比較器８は、ＤＡＣ１７から与え
られるロー側比較判定レベル信号ＶＯＬと、ＤＵＴ２か
らリレー２３を介して与えられる出力信号とを比較し、
信号を制御回路３に与える。

【００１８】さらに、ピンエレクトロニクスＰＥ１には
ＤＣ（直流）測定ユニット４が接続される。ＤＣ測定ユ
ニット４は、直流入力信号をＤＵＴ２に与え、ＤＵＴ２
からの直流出力信号を検出する。

【００１９】設定手段であるＤＡＣ１４〜１７は、レジ
スタ１０〜１３からの出力（デジタルデータ）をアナロ
グデータに変換し、信号ＶＩＨ，ＶＩＬ，ＶＯＨ，ＶＯ
Ｌをそれぞれ出力する。また、接続切換手段であるリレ
ー２２〜２４は、フリップフロップ（Ｆ／Ｆ）１８〜２
０からの制御信号ＲＬＹＤ，ＲＬＹＣ，ＲＬＹＭによっ
て導通／遮断がそれぞれ制御される。

【００２０】レジスタ１０〜１３およびＦ／Ｆ１８〜２
０の設定値は、検査項目毎に記憶手段であるメモリ９に
格納されている。メモリ９は、レジスタ１０〜１３およ
びＦ／Ｆ１８〜２０の設定値が格納できるだけの幅と充
分な深さを持つ。たとえば１Ｋワードの深さであれば１
０２４種類の設定条件（設定値）を格納できる。制御手
段であるカウンタ５は、前記メモリ９のアドレス信号を
供給するためのアドレスカウンタであり、レジスタで構
成してもよい。

【００２１】コントローラ２１は、メモリ９に与えられ
るアドレス信号が遷移したとき、メモリ９のアクセス時
間経過後、その内容をレジスタ１０〜１３およびＦ／Ｆ
１８〜２０にラッチするためのラッチタイミング信号の
発生回路である。カウンタ５からのアドレス信号は、他
のピンエレクトロニクスＰＥ２〜ＰＥｎにも同時に供給
される。

【００２２】図２は、メモリ９の記憶内容を示す図であ
る。メモリ９は、複数の個別記憶領域、すなわちピンエ
レクトロニクスＰＥ１に備えられるレジスタおよびＦ／
Ｆの数に対応する数の個別記憶領域で構成される。本実
施例では、７つの個別記憶領域Ｍ１〜Ｍ７で構成される
。前記個別記憶領域Ｍ１〜Ｍ７には、それぞれ共通のア
ドレスが与えられている。特定の１アドレスに対応する
各個別記憶領域の記憶内容が１検査項目の設定条件であ
る。

【００２３】アドレス「０」は、検査項目「１」に対応
している。検査項目「１」において、ピンエレクトロニ
クスＰＥ１がＤＵＴ２に特定のパルス波形を印加する手
段として用いられる場合は、リレー２２を導通するため
に記憶領域Ｍ５には「１」が格納され、記憶領域Ｍ６，
Ｍ７にはそれぞれ「０」が格納される。また記憶領域Ｍ
１，Ｍ２には、駆動回路６のハイレベルおよびローレベ
ルを規定するためにデータＶＩＨ０，ＶＩＬ０がそれぞ
れ格納される。このとき記憶領域Ｍ３，Ｍ４に対しては
、データＶＯＨ０，ＶＯＬ０は設定してもしなくてもよ
い。

【００２４】アドレス「１」は、検査項目「２」に対応
している。検査項目「２」において、ピンエレクトロニ
クスＰＥ１がＤＵＴ２からの出力パルス波形を論理レベ
ルに変換する手段として用いられる場合には、リレー２
３を導通させるために記憶領域Ｍ６には設定値「１」が
格納され、記憶領域Ｍ５，Ｍ７にはそれぞれ「０」が格
納される。また、記憶領域Ｍ３，Ｍ４には、比較器７，
８の比較判定レベル信号を規定するデータとしてデータ
ＶＯＨ１，ＶＯＬ１がそれぞれ格納される。このとき、
記憶領域Ｍ１，Ｍ２のデータＶＩＨ１，ＶＩＬ１は設定
してもしなくてもよい。

【００２５】アドレス「２」は、検査項目「３」に対応
している。検査項目「３」において、ピンエレクトロニ
クスＰＥ１を用いてＤＣ測定を行う場合には、リレー２
４を導通するために記憶領域Ｍ７に設定値「１」が格納
され、記憶領域Ｍ５，Ｍ６には「０」がそれぞれ格納さ
れる。また、記憶領域Ｍ１〜Ｍ４は、データＶＩＨ２，
ＶＩＬ２，ＶＯＨ２，ＶＯＬ２を設定してもしなくても
よい。

【００２６】以下同様にして、アドレス「４」以降にお
いても、対応する検査項目におけるピンエレクトロニク
スＰＥ１の動作態様を設定するための設定値などが格納
される。

【００２７】図３は、ピンエレクトロニクスＰＥ１に関
連する動作を説明するタイミングチャートである。期間
Ｋ１，Ｋ２，Ｋ３，…は、それぞれ検査項目「１」，「
２」，「３」，…の検査期間である。なお、各検査期間
には、レジスタやＦ／Ｆの条件設定のための期間ｔ２，
ｔ３も含まれている。たとえば期間ｔ２では、カウンタ
５のカウント値が「１」とされ、期間ｔ３においてメモ
リ９からはアドレス「１」から各設定値が読出され、こ
れらの読出された設定値によってレジスタ１０〜１３お
よびＦ／Ｆ１８〜２０の動作態様が設定される。 その後、期間Ｔにおいて検査項目「２」の検査が実行さ
れる。期間Ｋ１，Ｋ３，…でも同様である。

【００２８】図３に示すように、１つの検査が終了して
次の検査に移行するときは、カウンタ５の計数値を「１
」ずつインクリメントし、次の検査項目に対応する設定
条件をレジスタおよびＦ／Ｆに格納していく。この設定
条件の格納は、１つのピンエレクトロニクス内のレジス
タおよびＦ／Ｆに対して同時に行われ、さらにすべての
ピンエレクトロニクス内のレジスタおよびＦ／Ｆに対し
ても同時に実行される。

【００２９】したがって、カウンタ５の遷移時間をｔ２
とし、メモリ９のアクセス時間をｔ３とすると、設定条
件設定時間Ｓ１は下記の数１で表される。

【００３０】

【数１】Ｓ１＝ｔ２＋ｔ３ 従来の検査装置５１では、ピンエレクトロニクスが備え
るレジスタまたはＦ／Ｆに対して１つずつ設定条件を格
納していくため、レジスタまたはＦ／Ｆの設定時間をｔ
１とし、レジスタおよびＦ／Ｆの数をｍとし、特定の検
査項目において使用するピンエレクトロニクスの数をｐ
とすることによって、設定条件設定時間ｓ１は下記の数
２で表される。

【００３１】

【数２】ｓ１＝ｔ１×ｍ×ｐ ここで期間ｔ２は期間ｔ１とほぼ等しく、期間ｔ３は期
間ｔ２に比べて充分短時間であるので、本実施例の検査
装置１における設定条件設定時間Ｓ１は、従来例の検査
装置５１における設定条件設定時間ｓ１に比べて、約１
／（ｍ×ｐ）に短縮される。

【００３２】以上のように本実施例によれば、各検査項
目毎の検査条件はメモリ９に格納され、ピンエレクトロ
ニクス内のレジスタおよびＦ／Ｆの設定条件の設定は同
時に行われ、かつ特定の検査項目に使用されるすべての
ピンエレクトロニクスに対する設定条件の設定も同時に
行われる。したがって、ピンエレクトロニクス内のレジ
スタおよびＦ／Ｆの数が多くなっても、さらには検査に
使用するピンエレクトロニクスの数が増加しても、従来
のように設定条件の設定時間が長くなることはない。こ
れによって、ＤＵＴ２の検査に費やす時間を格段に短縮
することができる。

【００３３】また、本実施例ではピンエレクトロニクス
に関連して説明したけれども、制御回路３に対して実施
することもできる。

【００３４】なお、本実施例では述べていないけれども
、１つの検査項目から次の検査項目に遷移するときのシ
ーケンスが問題になる場合は、その遷移時間もソフトウ
エアまたはハードウエアによって記憶しておき、この記
憶内容に従って設定条件の変更（メモリ９からのアドレ
スのインクリメント）を行えばよい。

【００３５】また、一般に半導体装置の検査装置内には
、非常に多くのハードウエアがあるため、該ハードウエ
アの設定状態を格納するメモリをハードウエア毎に分割
し、そのメモリのアドレスの制御を独立して行えるよう
な構成とすることによって、非常に柔軟な半導体装置の
検査装置を構成することができる。

【００３６】

【発明の効果】以上のように本発明によれば、従来のよ
うに１つずつ設定手段に設定条件を与える必要がなくな
り、検査前に行う条件設定に費やす時間を格段に短縮す
ることができる。これによって、半導体装置の検査全体
に費やす時間を格段に短縮することができる。

【図面の簡単な説明】

【図１】本発明の一実施例である検査装置１の基本的構
成を示すブロック図である。

【図２】メモリ９の記憶内容を示す図である。

【図３】検査装置１のピンエレクトロニクスＰＥ１に関
連する動作を示すタイミングチャートである。

【図４】従来例である検査装置５１の基本的構成を示す
ブロック図である。

【符号の説明】

１　　検査装置 ２　　被検査デバイス ３　　制御回路 ４　　ＤＣ測定ユニット ５　　カウンタ ６　　駆動回路 ７，８　　比較器 ９　　メモリ １０，１１，１２，１３　　レジスタ １８，１９，２０　　Ｆ／Ｆ ２１　　コントローラ ２２，２３，２４　　リレー

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　半導体装置に設けられる端子に接続さ
   れ、該端子に電流、電圧、波形信号などの予め定める基
   準信号を供給し、かつ該端子から出力される信号を計測
   する複数の検査手段を備える半導体装置の検査装置にお
   いて、前記検査手段は、複数の基準信号入力手段と、複
   数の出力信号計測手段と、前記複数の基準信号入力手段
   および複数の出力信号計測手段をそれぞれ切換えて前記
   端子に接続する接続切換手段と、与えられる設定条件に
   基づいて、前記複数の基準信号入力手段、出力信号計測
   手段および接続切換手段の動作態様を設定する設定手段
   と、検査項目毎に前記設定手段の設定条件を記憶する記
   憶手段とを含み、１つの検査項目の検査が終了すると、
   記憶手段から次の検査項目の設定条件を読出して前記設
   定手段に与える制御手段を備えたことを特徴とする半導
   体装置の検査装置。