JPH06324105A - 半導体試験装置 - Google Patents
半導体試験装置Info
- Publication number
- JPH06324105A JPH06324105A JP5109076A JP10907693A JPH06324105A JP H06324105 A JPH06324105 A JP H06324105A JP 5109076 A JP5109076 A JP 5109076A JP 10907693 A JP10907693 A JP 10907693A JP H06324105 A JPH06324105 A JP H06324105A
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- voltage
- signal
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Abstract
(57)【要約】
【目的】本発明の目的は半導体素子の試験を行う負荷回
路において、負荷回路の電流電圧特性の内、最大電流
値、最小電流値、および負荷インピーダンスを制御する
手段を提供すること。 【構成】負荷回路内に電流値を制限する回路および出力
インピーダンスを制御する手段を設け、負荷回路の電圧
電流特性を高精度に制御する。
路において、負荷回路の電流電圧特性の内、最大電流
値、最小電流値、および負荷インピーダンスを制御する
手段を提供すること。 【構成】負荷回路内に電流値を制限する回路および出力
インピーダンスを制御する手段を設け、負荷回路の電圧
電流特性を高精度に制御する。
Description
【０００１】
【産業上の利用分野】本発明は半導体素子の試験を行う
半導体試験装置に係わり、特に被試験素子の負荷特性を
正確に制御可能な半導体試験装置に関する。
半導体試験装置に係わり、特に被試験素子の負荷特性を
正確に制御可能な半導体試験装置に関する。
【０００２】
【従来の技術】従来の半導体試験装置はプロシーディン
グス インターナショナル テストコンファレンス
（１９８６年）第１６１頁から第１６８頁 （ Proceed
ingsInternational Test Conference（１９８６）ｐ
ｐ．１６１〜１６８）に記載されている。この半導体試
験装置の被試験素子の負荷回路は、図６に示すように電
流バッファ１６、ダイオード１５ａ〜１５ｃ、定電流源
１４ａ〜１４ｂより構成されている。電流バッファ１６
に入力されたしきい値電圧ＶＴよりも被試験素子の出力
電圧が上昇すると定電流源１４ｂにより電流ＩＯＨの電
流を被試験素子からとる。一方、電流バッファ１６に入
力されたしきい値電圧ＶＴよりも被試験素子の出力電圧
が降下すると定電流源１４ａにより電流ＩＯＬの電流を
被試験素子に流し込み、仕様書で規定された負荷条件を
つくり、半導体の試験を行っている。
グス インターナショナル テストコンファレンス
（１９８６年）第１６１頁から第１６８頁 （ Proceed
ingsInternational Test Conference（１９８６）ｐ
ｐ．１６１〜１６８）に記載されている。この半導体試
験装置の被試験素子の負荷回路は、図６に示すように電
流バッファ１６、ダイオード１５ａ〜１５ｃ、定電流源
１４ａ〜１４ｂより構成されている。電流バッファ１６
に入力されたしきい値電圧ＶＴよりも被試験素子の出力
電圧が上昇すると定電流源１４ｂにより電流ＩＯＨの電
流を被試験素子からとる。一方、電流バッファ１６に入
力されたしきい値電圧ＶＴよりも被試験素子の出力電圧
が降下すると定電流源１４ａにより電流ＩＯＬの電流を
被試験素子に流し込み、仕様書で規定された負荷条件を
つくり、半導体の試験を行っている。
【０００３】
【発明が解決しようとする課題】上記従来技術は被試験
素子がハイレベルおよびローレベルを出力している状態
では規定の電流を流すことができるが、図７に示した同
回路の電流電圧特性からも分かるようにハイレベルから
ローレベルおよびローレベルからハイレベルに遷移する
場合の特性はダイオード１４ａ〜１４ｄからなるダイオ
ードブリッジの特性となり、仕様書に記載されたＴＴＬ
の特性とは必ずしも一致していなかった。このため、高
速の被試験素子のアクセスタイム等交流特性を正確に測
定できなかった。本発明の目的は前述したような負荷回
路の電圧電流特性において、ハイレベル電流Ｉ０Ｈ、ロ
ーレベル電流Ｉ０Ｌのみならず、ハイレベルとローレベ
ル間の負荷インピーダンスが制御可能な負荷回路を備え
た半導体試験装置を提供することにある。
素子がハイレベルおよびローレベルを出力している状態
では規定の電流を流すことができるが、図７に示した同
回路の電流電圧特性からも分かるようにハイレベルから
ローレベルおよびローレベルからハイレベルに遷移する
場合の特性はダイオード１４ａ〜１４ｄからなるダイオ
ードブリッジの特性となり、仕様書に記載されたＴＴＬ
の特性とは必ずしも一致していなかった。このため、高
速の被試験素子のアクセスタイム等交流特性を正確に測
定できなかった。本発明の目的は前述したような負荷回
路の電圧電流特性において、ハイレベル電流Ｉ０Ｈ、ロ
ーレベル電流Ｉ０Ｌのみならず、ハイレベルとローレベ
ル間の負荷インピーダンスが制御可能な負荷回路を備え
た半導体試験装置を提供することにある。
【０００４】
【課題を解決するための手段】上記目的を達成するため
に、本発明の負荷回路はしきい値電圧のバッファ増幅器
とハイレベル電流用電流源、ローレベル用電流源、ダイ
オードブリッジ回路よりなる負荷回路において、バッフ
ァ増幅器に出力インピーダンスの制御機能を設けるよう
にしたものである。
に、本発明の負荷回路はしきい値電圧のバッファ増幅器
とハイレベル電流用電流源、ローレベル用電流源、ダイ
オードブリッジ回路よりなる負荷回路において、バッフ
ァ増幅器に出力インピーダンスの制御機能を設けるよう
にしたものである。
【０００５】
【作用】上記負荷回路のバッファ増幅器の出力インピー
ダンスを可変することにより、最大出力電流値間の負荷
回路の出力インピーダンスを制御可能とする。
ダンスを可変することにより、最大出力電流値間の負荷
回路の出力インピーダンスを制御可能とする。
【０００６】
【実施例】以下に本発明の実施例を図１から図５により
説明する。
説明する。
【０００７】図１は本発明による負荷回路を搭載した半
導体試験装置の一実施例を示すブロック図である。図１
において、半導体試験装置はパターン発生器１、タイミ
ング発生器２、波形フォーマッタ３、デジタルコンパレ
ータ４、ドライバ５、コンパレータ６、負荷回路７、Ｄ
Ａ変換器１０ａ〜１０ｄ、制御用計算機９、およびこれ
らを接続するバス１１より構成されている。負荷回路７
は試験に先立って、制御計算機９により、バス１１を介
してＤＡ変換器１０ａ〜１０ｄに各設定値が印加され、
その出力が負荷回路に接続されているため、しきい値電
圧ＶＴ、ハイレベル電流ＩＯＨ、ローレベル電流ＩＯ
Ｌ、負荷回路７の利得ＶＧＡＩＮが設定されている。
導体試験装置の一実施例を示すブロック図である。図１
において、半導体試験装置はパターン発生器１、タイミ
ング発生器２、波形フォーマッタ３、デジタルコンパレ
ータ４、ドライバ５、コンパレータ６、負荷回路７、Ｄ
Ａ変換器１０ａ〜１０ｄ、制御用計算機９、およびこれ
らを接続するバス１１より構成されている。負荷回路７
は試験に先立って、制御計算機９により、バス１１を介
してＤＡ変換器１０ａ〜１０ｄに各設定値が印加され、
その出力が負荷回路に接続されているため、しきい値電
圧ＶＴ、ハイレベル電流ＩＯＨ、ローレベル電流ＩＯ
Ｌ、負荷回路７の利得ＶＧＡＩＮが設定されている。
【０００８】次に、本発明の一実施例の動作を説明す
る。パターン発生器１が作成したテストパターンと、タ
イミング発生器２が作成したタイミング信号は、波形フ
ォーマッタ３に印加され、試験波形が作成される。作成
された試験波形は、ドライバ５により被試験素子８の論
理電圧レベルに変換され、被試験素子８に印加される。
被試験素子８は印加された試験波形の応答として、信号
を出力する。この出力信号をコパレータ６が受け取り被
試験素子８の論理レベル電圧と比較し、ハイレベルおよ
びローレベルの判定を行ない、その結果をデジタルコン
パレータ４に出力する。デジタルコンパレータ４はパタ
ーン発生器１が作成した良品の被試験素子が出力する信
号の論理値、すなわち期待値と、コンパレータからの被
試験素子８の出力論理値をタイミング発生器２が作成し
たタイミング信号のタイミングで比較判定し、良品・不
良品の判定を行う。ここで負荷回路７は、被試験素子８
が信号を出力するとき、タイミング発生器１が作成した
信号で負荷回路７のアクティブ信号ＯＮ−Ｐが活性化さ
れ、動作状態となる。したがって、被試験素子８の出力
信号の電圧値がしきい値電圧ＶＴ以上の場合はハイレベ
ル電流ＩＯＨ、しきい値電圧ＶＴ以下であれば、ローレ
ベル電流ＩＯＬの電流を被試験素子８に流す。本発明に
よる負荷回路７は被試験素子８のハイレベル出力電圧と
ローレベル出力電圧の間の出力インピーダンスを利得Ｖ
ＧＡＩＮによって制御できるので、試験仕様書により規
定されている試験時の負荷条件を正確に満たすことが可
能となる。
る。パターン発生器１が作成したテストパターンと、タ
イミング発生器２が作成したタイミング信号は、波形フ
ォーマッタ３に印加され、試験波形が作成される。作成
された試験波形は、ドライバ５により被試験素子８の論
理電圧レベルに変換され、被試験素子８に印加される。
被試験素子８は印加された試験波形の応答として、信号
を出力する。この出力信号をコパレータ６が受け取り被
試験素子８の論理レベル電圧と比較し、ハイレベルおよ
びローレベルの判定を行ない、その結果をデジタルコン
パレータ４に出力する。デジタルコンパレータ４はパタ
ーン発生器１が作成した良品の被試験素子が出力する信
号の論理値、すなわち期待値と、コンパレータからの被
試験素子８の出力論理値をタイミング発生器２が作成し
たタイミング信号のタイミングで比較判定し、良品・不
良品の判定を行う。ここで負荷回路７は、被試験素子８
が信号を出力するとき、タイミング発生器１が作成した
信号で負荷回路７のアクティブ信号ＯＮ−Ｐが活性化さ
れ、動作状態となる。したがって、被試験素子８の出力
信号の電圧値がしきい値電圧ＶＴ以上の場合はハイレベ
ル電流ＩＯＨ、しきい値電圧ＶＴ以下であれば、ローレ
ベル電流ＩＯＬの電流を被試験素子８に流す。本発明に
よる負荷回路７は被試験素子８のハイレベル出力電圧と
ローレベル出力電圧の間の出力インピーダンスを利得Ｖ
ＧＡＩＮによって制御できるので、試験仕様書により規
定されている試験時の負荷条件を正確に満たすことが可
能となる。
【０００９】次に負荷回路７について、図２〜５を用い
て動作を説明する。図２は本発明の一実施例のブロック
図であり、図３、図４、図５は負荷回路７の出力の電圧
電流特性である。本発明による負荷回路７は従来の負荷
回路の電流バッファＢＵＦとダイオードブリッジＤ１〜
Ｄ４間に電流バッファの出力インピーダンスを制御する
ための抵抗Ｒ１と可変利得ＯＰアンプＯＰ３を設けたも
のである。電流バッファＢＵＦの入力にはしきい値電圧
ＶＴが印加されている。なお、最大電流を設定するハイ
レベル電流端子ＩＯＨおよびローレベル電流端子ＩＯＬ
は電流量に比例した電圧が印加されている。
て動作を説明する。図２は本発明の一実施例のブロック
図であり、図３、図４、図５は負荷回路７の出力の電圧
電流特性である。本発明による負荷回路７は従来の負荷
回路の電流バッファＢＵＦとダイオードブリッジＤ１〜
Ｄ４間に電流バッファの出力インピーダンスを制御する
ための抵抗Ｒ１と可変利得ＯＰアンプＯＰ３を設けたも
のである。電流バッファＢＵＦの入力にはしきい値電圧
ＶＴが印加されている。なお、最大電流を設定するハイ
レベル電流端子ＩＯＨおよびローレベル電流端子ＩＯＬ
は電流量に比例した電圧が印加されている。
【００１０】まず初めに、アクティブ信号ＯＮ−Ｐがハ
イの状態について図３を用いて説明する。図３は負荷回
路７による被試験素子の出力電圧ＶＤＵＴと被試験素子
の出力から流れる電流ＩＯの関係を示したものである。
被試験素子の出力電圧ＶＤＵＴがしきい値電圧ＶＴより
も小さい場合は、ローレベル電流ＩＯＬで指示された電
流を被試験素子に流す。一方、被試験素子の出力電圧Ｖ
ＤＵＴがしきい値電圧より大きい場合は、ハイレベル電
流ＩＯＨで示された電流を被試験素子に流すことを負荷
回路７が行う。利得制御端子ＶＧＡＩＮにより、可変利
得ＯＰアンプＯＰ３の電圧利得を制御すると、抵抗Ｒ１
の両端のインピーダンスＺ１は、 Ｚ１＝Ｒ１／（１＋Ａｖ） （１） ただし、ＡｖはＯＰ３の電圧利得 となるため、電圧利得によって、抵抗両端のインピーダ
ンスを制御することができる。したがって、利得制御端
子ＶＧＡＩＮにより、電圧利得が十分に大きい場合は、
抵抗Ｒ１の両端間のインピーダンスが小さくなるので、
図３に示す負荷回路の電圧電流特性は、しきい値電圧Ｖ
Ｔにより、ハイレベル電流ＩＯＨとローレベル電流ＩＯ
Ｌがすぐに切り変わる特性となる。一方、図４は利得制
御端子ＶＴにより、電圧電流利得を調整した特性であ
り、しきい値近傍でハイレベル電流とローレベル電流の
中間の電流値が存在する。この部分の傾きは利得制御端
子ＶＧＡＩＮに印加する電圧値により、変えることがで
きるので、ＬＳＩの負荷条件となるＴＴＬの入力特性に
一致させることが可能であり、負荷となるＴＴＬの数お
よび、負荷となる論理素子に合わせて、抵抗Ｒ１の両端
のインピーダンスを式（１）に従い変更できるので、負
荷特性を変えることができる。図５はアクティブ信号Ｏ
Ｎ−Ｐがローレベルの状態の負荷回路の出力特性であ
る。半導体試験装置が試験信号を被試験素子８に印加す
る場合は、タイミング発生器２により作成したタイミン
グ信号のアクティブ信号ＯＮ−Ｐにより、ハイインピー
ダンス状態とし、半導体試験装置のドライバの負荷とな
らないように動作する。これは、アクティブ信号ＯＮ−
Ｐがレベルシフト回路を介し、ダイオードブリッジを構
成しているダイオードＤ１〜Ｄ４に電流を供給している
トランジスタＱ３〜Ｑ６で構成しているカレントスイッ
チに入力され、電流を遮断するので、図５に示すように
負荷回路の出力は被試験素子の出力電圧によらず電流を
流さないため、ハイインピーダンスとなる。
イの状態について図３を用いて説明する。図３は負荷回
路７による被試験素子の出力電圧ＶＤＵＴと被試験素子
の出力から流れる電流ＩＯの関係を示したものである。
被試験素子の出力電圧ＶＤＵＴがしきい値電圧ＶＴより
も小さい場合は、ローレベル電流ＩＯＬで指示された電
流を被試験素子に流す。一方、被試験素子の出力電圧Ｖ
ＤＵＴがしきい値電圧より大きい場合は、ハイレベル電
流ＩＯＨで示された電流を被試験素子に流すことを負荷
回路７が行う。利得制御端子ＶＧＡＩＮにより、可変利
得ＯＰアンプＯＰ３の電圧利得を制御すると、抵抗Ｒ１
の両端のインピーダンスＺ１は、 Ｚ１＝Ｒ１／（１＋Ａｖ） （１） ただし、ＡｖはＯＰ３の電圧利得 となるため、電圧利得によって、抵抗両端のインピーダ
ンスを制御することができる。したがって、利得制御端
子ＶＧＡＩＮにより、電圧利得が十分に大きい場合は、
抵抗Ｒ１の両端間のインピーダンスが小さくなるので、
図３に示す負荷回路の電圧電流特性は、しきい値電圧Ｖ
Ｔにより、ハイレベル電流ＩＯＨとローレベル電流ＩＯ
Ｌがすぐに切り変わる特性となる。一方、図４は利得制
御端子ＶＴにより、電圧電流利得を調整した特性であ
り、しきい値近傍でハイレベル電流とローレベル電流の
中間の電流値が存在する。この部分の傾きは利得制御端
子ＶＧＡＩＮに印加する電圧値により、変えることがで
きるので、ＬＳＩの負荷条件となるＴＴＬの入力特性に
一致させることが可能であり、負荷となるＴＴＬの数お
よび、負荷となる論理素子に合わせて、抵抗Ｒ１の両端
のインピーダンスを式（１）に従い変更できるので、負
荷特性を変えることができる。図５はアクティブ信号Ｏ
Ｎ−Ｐがローレベルの状態の負荷回路の出力特性であ
る。半導体試験装置が試験信号を被試験素子８に印加す
る場合は、タイミング発生器２により作成したタイミン
グ信号のアクティブ信号ＯＮ−Ｐにより、ハイインピー
ダンス状態とし、半導体試験装置のドライバの負荷とな
らないように動作する。これは、アクティブ信号ＯＮ−
Ｐがレベルシフト回路を介し、ダイオードブリッジを構
成しているダイオードＤ１〜Ｄ４に電流を供給している
トランジスタＱ３〜Ｑ６で構成しているカレントスイッ
チに入力され、電流を遮断するので、図５に示すように
負荷回路の出力は被試験素子の出力電圧によらず電流を
流さないため、ハイインピーダンスとなる。
【００１１】次に、電流ＩＯＨおよびＩＯＬの制御方法
について説明する。初めにローレベル電流ＩＯＬについ
て説明する。ローレベル電流ＩＯＬは、ＯＰアンプＯＰ
１、トランジスタＱ１，Ｑ２、および抵抗Ｒ２，Ｒ３，
Ｒ６により作成する。トランジスタＱ１，Ｑ２および抵
抗Ｒ２，Ｒ６は同じサイズ、同じ抵抗値のものを用いて
いる。したがって、トランジスタＱ１およびトランジス
タＱ２のコレクタ電流は同一であり、この電流を抵抗Ｒ
３に流し、その電圧をＯＰアンプＯＰ１によりローレベ
ル電流ＩＯＬの設定値と誤差増幅し、トランジスタＱ
１，Ｑ２のベースを駆動するため、トランジスタＱ２の
コレクタ電流はＩＯＬとなる。ここの説明では、トラン
ジスタＱ１，Ｑ２に流すコレクタ電流を同じとして説明
したが、トランジスタＱ１サイズを１／Ｎ、抵抗Ｒ２，
Ｒ３の値をＮ倍にすることによって、トランジスタＱ１
のコレクタ電流を１／Ｎにしても、同等の効果が得ら
れ、消費電流を低減することができる。
について説明する。初めにローレベル電流ＩＯＬについ
て説明する。ローレベル電流ＩＯＬは、ＯＰアンプＯＰ
１、トランジスタＱ１，Ｑ２、および抵抗Ｒ２，Ｒ３，
Ｒ６により作成する。トランジスタＱ１，Ｑ２および抵
抗Ｒ２，Ｒ６は同じサイズ、同じ抵抗値のものを用いて
いる。したがって、トランジスタＱ１およびトランジス
タＱ２のコレクタ電流は同一であり、この電流を抵抗Ｒ
３に流し、その電圧をＯＰアンプＯＰ１によりローレベ
ル電流ＩＯＬの設定値と誤差増幅し、トランジスタＱ
１，Ｑ２のベースを駆動するため、トランジスタＱ２の
コレクタ電流はＩＯＬとなる。ここの説明では、トラン
ジスタＱ１，Ｑ２に流すコレクタ電流を同じとして説明
したが、トランジスタＱ１サイズを１／Ｎ、抵抗Ｒ２，
Ｒ３の値をＮ倍にすることによって、トランジスタＱ１
のコレクタ電流を１／Ｎにしても、同等の効果が得ら
れ、消費電流を低減することができる。
【００１２】一方、ハイレベル電流ＩＯＨは、ローレベ
ル電流ＩＯＬと同一の構成であり、電流の向きが逆であ
るため、トランジスタをＰＮＰからＮＰＮに変え、電源
の極正を反転しているだけであるので、ここで改めて説
明することもなく、ローレベル電流と制御する電流の向
きが逆である点を除けば、同等の機能を有していること
は自明の理である。
ル電流ＩＯＬと同一の構成であり、電流の向きが逆であ
るため、トランジスタをＰＮＰからＮＰＮに変え、電源
の極正を反転しているだけであるので、ここで改めて説
明することもなく、ローレベル電流と制御する電流の向
きが逆である点を除けば、同等の機能を有していること
は自明の理である。
【００１３】なお、本発明による負荷回路の内、抵抗Ｒ
３とＲ４はそこに流れている電流量を検出するため、絶
対的な精度が必要であるが、その他の抵抗は相互の比精
度があればよく、トランジスタも同様であるので、容易
にモノリシックＩＣにすることができる。抵抗Ｒ３とＲ
４についても、ＮｉＣｒまたはＳｉＣｒ等の抵抗体が、
ＩＣプロセスで使用でき、レーザ・トリミングができれ
ば負荷回路の全てをモノリシックＩＣ化することができ
る。さらに、設定用のＤＡ変換器も近年モノリシックＩ
Ｃ化されており、これを含めて１チップＩＣができるこ
とは自明の理である。
３とＲ４はそこに流れている電流量を検出するため、絶
対的な精度が必要であるが、その他の抵抗は相互の比精
度があればよく、トランジスタも同様であるので、容易
にモノリシックＩＣにすることができる。抵抗Ｒ３とＲ
４についても、ＮｉＣｒまたはＳｉＣｒ等の抵抗体が、
ＩＣプロセスで使用でき、レーザ・トリミングができれ
ば負荷回路の全てをモノリシックＩＣ化することができ
る。さらに、設定用のＤＡ変換器も近年モノリシックＩ
Ｃ化されており、これを含めて１チップＩＣができるこ
とは自明の理である。
【００１４】本実施例では負荷回路１回路で説明した
が、実際には被試験素子を試験するために必要十分な回
路数を用意すればよく、負荷回路の数によって本発明の
有効性が制限されることはない。
が、実際には被試験素子を試験するために必要十分な回
路数を用意すればよく、負荷回路の数によって本発明の
有効性が制限されることはない。
【００１５】
【発明の効果】本発明は以上説明したように構成されて
いるので以下に記載されるような効果を奏す半導体試験
装置を構成する負荷回路に出力インピーダンスを制御す
るための利得調整回路を設けることにより、ＩＣ、ＬＳ
Ｉの仕様書に記載されたＴＴＬ等の負荷条件に等しい負
荷条件で試験することができるので、正確な試験を行う
ことができる。
いるので以下に記載されるような効果を奏す半導体試験
装置を構成する負荷回路に出力インピーダンスを制御す
るための利得調整回路を設けることにより、ＩＣ、ＬＳ
Ｉの仕様書に記載されたＴＴＬ等の負荷条件に等しい負
荷条件で試験することができるので、正確な試験を行う
ことができる。
【図１】本発明の一実施例を示す半導体試験装置の構成
図である。
図である。
【図２】図１の負荷回路のブロック図である。
【図３】負荷回路の電圧電流特性図である。
【図４】負荷回路の電圧電流特性図である。
【図５】負荷回路の電圧電流特性図である。
【図６】従来の負荷回路のブロック図である。
【図７】従来の負荷回路の電圧電流特性図である。
１…パターン発生回路、 ２…タイミング発生器、 ３…波形フォーマッタ、 ４…デジタルコンパレータ、 ５…ドライバ、 ６…コンパレータ、 ７…負荷回路、 ９…制御用計算機、 １０…ＤＡ変換器、 １１…バス。
Claims (2)
- 【請求項１】半導体試験装置において、被試験素子の負
荷として、しきい値電圧、ハイレベル電流、ローレベル
電流およびしきい値電圧近傍の出力電圧電流特性を制御
する各々の手段と、これらの手段の働きを有効にするか
無効にするかの手段を設けた負荷回路を備えたことを特
徴とする半導体試験装置。 - 【請求項２】負荷回路をしきい値電流バッファ、ＩＯ
Ｌ，ＩＯＨ用の電流源、ダイオードブリッジ、カレント
スイッチ、レベルシフト回路、抵抗および可変利得増幅
器により構成し、可変利得増幅器の利得を外部から調整
することを特徴とする審査請求項１記載の半導体試験装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5109076A JPH06324105A (ja) | 1993-05-11 | 1993-05-11 | 半導体試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5109076A JPH06324105A (ja) | 1993-05-11 | 1993-05-11 | 半導体試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06324105A true JPH06324105A (ja) | 1994-11-25 |
Family
ID=14501004
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5109076A Pending JPH06324105A (ja) | 1993-05-11 | 1993-05-11 | 半導体試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06324105A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08166429A (ja) * | 1994-12-15 | 1996-06-25 | Advantest Corp | ドライバ回路 |
| JPH11174127A (ja) * | 1997-12-09 | 1999-07-02 | Hitachi Electron Eng Co Ltd | 電子デバイスへの負荷電流出力回路およびｉｃテスタ |
| JPH11174128A (ja) * | 1997-12-09 | 1999-07-02 | Hitachi Electron Eng Co Ltd | 電子デバイスへの負荷電流出力回路およびｉｃテスタ |
| KR100757934B1 (ko) * | 2006-08-11 | 2007-09-11 | 주식회사 하이닉스반도체 | 반도체 메모리의 테스트 모드 버퍼 |
| JP2009270903A (ja) * | 2008-05-07 | 2009-11-19 | Texas Instr Japan Ltd | 半導体装置の試験装置および試験方法 |
-
1993
- 1993-05-11 JP JP5109076A patent/JPH06324105A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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