JPS60100065A - 電子回路の自動化テスト中にプログラムしたテスト信号を印加すると共にモニタする方法及び装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は電子回路に関するものであって、更に詳細には
、マイクロプロセサや、ロジックアレイや、マルチチッ
プ組立体等の超ＬＳＩ回路を高速でテストすることの可
能な汎用テストンステム乃至方式に関するものである。

特に、本発明は、自動化した電子テストシステムにおい
て電子回路をテストする際にテスト信号を印加すると共
にモニタすることによって一連の電子回路の１つ又はそ
れ以−ヒの電気的特性を自動的にテストする方法及び装
置に関するものである。

自動化した電子テスト装置においては、１つ又はそれ以
上の電気信号源をテスト中の電子デバイスの入力側にお
けるピン又はその他のノードに接続させてテストシステ
ムコンピュータによって制御される励起信号をテスト中
のデバイスに印加し、その結果テスト中のデバイスの出
力側において得られる状態をモニタする。通常、これら
の励起信号は論理状態やアナログ電圧又は電流を表して
おり、テスト中のデバイスの入力ピンにパラレルパター
ンとして印加され、その結果得られる出カバターンを並
列的にチェックする。

信号源はピンエレクトロニクスインターフェース回路を
介してテスト中のデバイスへ励起信号を印加するが、こ
のインターフェース回路はテストシステムのコンピュー
タとテスト中のデバイスの個々のピンとの間のコンピュ
ータ制御されたインターフェース回路として機能する。

これらのピンエレクトロニクスインタフェース回路はこ
れらの励起信号を受け取り、次いでピンエレクトロニク
スインターフェース回路内に設けられている入力ドライ
バを介してテストンステム内にストアされているプログ
ラムに従ってテスト中のデバイスの所望の入力ピンへこ
れらの励起信号をスイッチさせる。ピンエレクトロニク
スインターフェース回路は更に基準電圧乃至は電流を受
け取り、それはビンエレクトリニクスインターフェース
回路内に設けられている比較回路がテスト中のデバイス
の１１− 出力ピンから受け取られた電圧乃至は電流と比較する。

比較回路からの出力信号はテストシステムコンピュータ
に帰還され、そこで応答が適切なものであるか否かスト
アされているプログラムに従ってチェックされる。この
様に、例えば半導体メモリやその他の集積回路等の電子
部品を個別的にテストして、それらが集積回路の最終的
なユーザが所望とする基準や明細を満足するものである
ことを確保する。

更に詳細に考察すると、公知の静的測定回路は、ピンエ
レクトロニクスインターフェース回路内に設けられてい
るリレーマトリクスを介してテスト中のデバイスの入力
ピンに接続された単−電圧又は電流駆動（フォース）モ
ードのプログラム可能な精密測定装置を有している。合
否（ｇｏ／ｎｏ−ｇｏ）測定速度に対して単一制限アナ
ログ比較技術を通常使用している。測定値は一般的にソ
フトウェア探索ルーチンによって得られる。成る自動化
した電子テスト装置においては、定電圧信号源を定電流
作用に再構成することが可能である。モード再１３− １２− 構成スイッチング及び低電流レンジは、通常、アナログ
速度を最大の特定された容量負荷で安定動作を維持する
為に必要とされるものに制限させる。

この用な自動化した電子テスト装置の動作おける欠点の
１つは、再構成によって発生される電圧遷移であり、そ
れは自動化した電子テスト装置の動作に擾乱を発生させ
る。テスト中のデバイスに接続したままでの構成変化中
のリレースイッチング動作は電圧遷移によって発生され
る擾乱に起因して異常を発生させる。

信号源として使用されるバイアス供給源は、慣習的に、
デジタル的にプログラムされたバイポーラパワーオペア
ンプであった。この様な自動化された電子テスト装置の
動作における別の欠点は、テスト中のデバイスの欠陥の
証拠が破壊されるということである。

テスト中のデバイスをコンプライアンス電圧から保護す
る為に電流駆動モードにおいては典型的に何等かの形態
の電圧クランプが設けられるが、精密測定装置の接続を
１つの入力ピンから次のピ１４− ンヘシーケンス動作する場合のみである。プログラム可
能な電流クランプが屡々設けられるが、負荷に供給され
るパワーに関する唯一の制限は、典型的には、ハードウ
ェア自身の保護機構である。

回路の集積度及びゲート数が増加すると、その回路はパ
ワーシンク又は負荷ソースとして機能する様になる。こ
のことは、テスト中のデバイスが欠陥性のものであって
短絡する傾向を有している場合に懸念を発生させる。自
動化した電子テスト装置は欠陥の証拠を破壊することが
ある。

公知の精密測定装置は急激な電流要求変化に応答する成
る程度の能力を有しているが、その最悪の場合を補償し
た低速動的応答は破壊を起こさせる様な遷移を発生させ
ることがある。テスト中のデバイスをパワーアップした
際に公差外状態を検知することにより早期に不合格表示
を与えることが可能であるが、高速のパワー制限動作を
行なわなければ、不合格乃至欠陥の証拠及び／又はテス
ト中のデバイスから精密測定装置への接続経路の破壊が
発生することがある。

本発明は、以上の点に鑑みなされたものであって、上述
した如き従来技術の欠点を解消し、テスト中のデバイス
の応答性を評価する為にテスト中のデバイスのピンへ静
的アナログ乃至は電流を印加し且つその結果得られる電
流乃至は電圧をモニタ乃至は測定する改良された方法及
び装置を提供することを目的とする。

本発明は、テスト中のデバイスが接続されている場合に
擾乱を最小とし且つテスト中のデバイスが公差を越えて
おり欠陥性である場合に欠陥の証拠が破壊されることを
保護する為にテスト信号を供給する為の自動クロスオー
バー駆動関数ないし機能（ｆｏｒｃｉｎｇ　ｆｕｎｃｔ
ｊｏｎ）を与えている。本発明は更にテスト中に明確な
合否（ｇｏ／ｎｏ−ｇｏ）結果を確保する為の通過窓を
画定するプログラム可能な電圧及び電流値を与えている
。

本発明によ屯ば、テスト中のデバイスへ駆動関数を自動
的に印加すると共にモニタする方法及び装置が提供され
る。本発明の方法及び装置は、テスト信号に対しゲート
動作される電圧−電流クロ＝１５− スオーバー駆動関数を与えている。これは、テスト中の
デバイスを接続した場合に発生する擾乱を最小としてい
る。

本発明は、テスト中のデバイスのノードにおいてテスト
信号を印加すると共にモニタする方法を提供するもので
あって、越えるべきでない電圧レール及び電流レールの
レベルによって画定される予め選択されプログラムされ
た電圧−電流特性を持っておりテスト信号を前記ノード
へ供給する為に第１スイッチ手段によって前記ノードヘ
スイッチ動作によって接続されるデジタル的にプログラ
ムされたソース手段と、第２スイッチ手段によって前記
ノードヘスイッチ動作によって接続される比較手段とを
有している。本方法は、テスト信号をノードへ接続させ
、テスト信号を予め選択されプログラムされた基準レベ
ルと比較し、前記予め選択されプログラムされた基準レ
ベルに関する前記テスト信号の相対的な大きさの表示を
供給し、前記テスト信号が前記予め選択されプログラム
された基準レベルに関し所定の関係を有する場合に一１
７＝ １６− 予め選択されプログラムされた一定信号を供給する各工
程を有している。

本発明の別の態様によれば、テスト中のデバイスのノー
ドへテスト信号を印加すると共にモニタする装置が提供
される。本装置においては、第１−スイッチ手段によっ
て前記ノードへスイッチ動作されて接続されるデジタル
的にプログラムされたソース手段が設けられており、前
記デジタル的にプログラムされたソース手段はテスト信
号又は予め選択しプログラムされた一定信号を前記ノー
トへ供給する為に越えるべきでない電圧レール及び電流
レールのレベルによって画定される予め選択されプログ
ラムされた電圧−電流特性を持っており、予め選択され
プログラムされた基準レベルに関して前記テスト信号の
相対的な大きさを表す為に第２スイッチ手段によってス
イッチ動作されて前記ノードへ接続される比較手段が設
けられており、前記デジタル的にプログラムされたソー
ス手段は印加されたテスト信号が予め選択されプログラ
ムされた基準レベルに関し所定の関係を有する１８− ものでない限り前記テスト信号を供給し、前記デジタル
的にプログラムされたソース手段は前記印加されたテス
ト信号が前記予め選択されプログラムされた基準レベル
に関して所定の関係を有する場合には前記予め選択され
プログラムされた一定信号を供給することを特徴とする
。

更に、本発明は、越えるべきでない電圧レール及び電流
レールのレベルによって画定される予め選択されプログ
ラムされた電圧−電流特性を持っており第１スイッチ手
段によってスイッチ動作されてノードに接続されるデジ
タル的にプログラムされたソース手段及び第２スイッチ
手段によって前記ノードヘスイッチ動作されて接続され
る比較手段によって前記ノードへ印加されるテスト信号
によりテスト中のデバイスのノードに発生される応答信
号をモニタする方法を提供する。本方法においては、テ
スト信号をノードへ接続させ、前記ノードにおける応答
信号電圧を第１の予め選択されプログラムされた電圧レ
ベルと比較し、前記ノードにおける応答信号電圧を第２
の予め選択されプログラムされた電流レベルと比較し、
前記第１及び第２に予め選択しプログラムした電圧レベ
ルと第１及び第２の予め選択しプログラムした電流レベ
ルに関して前記応答信号電圧及び電流の相対的な振幅の
表示を供給し、前記応答信号電圧及び電流が前記第１の
及び第２の予め選択しプログラムした電圧レベルと第１
の及び第２の予め選択しプログラムした電流レベルに関
して第１の所定の関係を有する場合に合格信号を供給し
、前記応答信号電圧及び電流が前記第１の及び第２の予
め選択しプログラムされた電圧レベルと第１の及び第２
の予め選択しプログラムされた電流レベルに関して第２
の所定の関係を有する場合に不合格信号を供給し、それ
により明確な合否結果を与えることを特徴とする。好適
には、テスト信号は駆動関数であり、ゼロボルト及び予
め選択した電圧−電流範囲の最大電流の１％から開始す
るものである。

更に、本発明はテスト中のデバイスのノードにおいてそ
この印加されたテスト信号によって発生される応答信号
をモニタする装置を提供している。

＝１９一 本装置においては、第１−スイッチ手段によってスイッ
チ動作されてノートに接続されるデジタル的にプログラ
ムされたソース手段が設けられており、前記デジタル的
にプログラムされたソース手段は前記ノードへテスト信
号を供給する為に越えるべきでない電圧レール及び電流
レールのレベルによって画定されている予め選択されプ
ログラムされた電圧−電流特性を持っており、第１の予
め選択しプログラムした電圧レベルに関して前記ノード
における応答信号電圧の相対的な振幅を表す為に第２ス
イッチ手段によってスイッチ動作されて前記ノードに接
続される第１比較手段が設けられており、第２の予め選
択されプログラムされた電圧レベルに関して前記ノード
における応答信号電圧の相対的な振幅を表す為に前記第
２スイッチ手段によってスイッチ動作されて前記ノード
に接続される第２比較手段が設けられており、第１の予
め選択されプログラムされた電流レベルに関して前記ノ
ードにおける応答信号電流の相対的な振幅を表す為に前
記第２スイッチ手段によってスイッチ２１− 一２〇− 動作されて前記ノードに接続される第３比較手段が設け
られており、第２の予め選択されプログラムされた電流
レベルに関して前記ノードにおける応答信号電流の相対
的な振幅を表す為に前記第２スイッチ手段によってスイ
ッチ動作されて前記ノードに接続される第４比較手段が
設けられており、前記応答信号電圧及び電流が前記第１
の及び第２の予め選択されプログラムされた電圧レベル
と第１の及び第２の予め選択されプログラムされた電流
レベルに関して第１の所定の関係を有する場合には合格
信号を供給する手段が設けられており、前記応答信号電
圧及び電流が前記第１の及び第２の予め選択しプログラ
ムした電圧レベルと第１の及び第２の予め選択しプログ
ラムした電流レベルに関して第２の所定の関係を有する
場合には不合格信号を供給する手段が設けられており、
明確な合否結果が与えられることを特徴とする。好適に
は、デジタル的にプログラムされたソース手段はクロス
オーバー源であって、それはテスト信号をゼロボルトで
予め選択した電圧−電流範囲の最大−２２＝ 電流の１％で開始する駆動関数の形態で供給する。

デジタル的にプログラムされたソースはゲート動作され
る自動クロスオーバー型駆動関数を与える。テスト中の
デバイスはパワーシンク乃至はソース負荷として機能す
るので、４クウアドラント（４−ｑｕａｄｒａｎｔ）操
作が与えられる。

デジタル的にプログラムされたソースはグー１〜動作に
よってオン・オフ制御される。電圧と電流とは独立的に
ゲート動作されて最小擾乱接続−遮断条件にリレーの乾
燥スイッチングを与えている。

このことは、リレーを遮断すること無しにケルビン駆動
（Ｋｅｌｆｊｎ　ｆｏｒｃｅ）及び検知経路のテスト中
のデバイスのピン近くの負荷基板点への直接接続をバイ
アスさせることを可能としている。空転（ゲートオフ）
状態は好適には駆動ゼロボルトで電流レールを最後にプ
ログラムしたレンジのフルスケールの１％にセットする
。

デジタル的にプログラムしたソースは電圧及び電流の符
号付の値でプログラムされて意図された操作クアドラン
ト即ち象限内に２つの較正された操作レールを画定する
。反対象限における等しい値の較正されていない電流レ
ールは本回路によってテスト中のデバイスに供給される
最大パワーを制限する様に自動的に設定される。接続さ
れたテスト中のデバイスの負荷は、プログラムされたセ
トリング遅延の後にオンボードのアナログ・デジタル変
換器によってデジタル化させることの可能な安定な動作
点（典型的には、較正された電流又は電圧レール上）を
決定する。オンボードのアナログ・デジタル変換器は電
圧及び電流動作点の同時的な変換を行なう。動的特性は
プログラム制御下にあり、テストンステム処理能力を最
適化する。

プログラムによって選択されたロールオフは、テスト計
画によって各テスト条件に対する最適速度を制御するこ
とを可能としている。

駆動線はプログラム制御下においてリレーによって開放
線路とさせることが可能である。この構成においては、
センス入力を接続線路を介して高インピーダンス電圧計
プローブとして供給することが可能である。専用の電圧
及び電流アナログ・２３− デジタル変換器は測定値をデジタル化し、ソフトウェア
で使用する為にその値を帰還させることが可能である。

又、４個の電圧及び電流制限レジスタをロードさせて通
過窓（パスウィンド）を画定することが可能であり、測
定値をこれらのプログラムされた高及び／又は低限界値
と比較して直接合否結果を帰還させることが可能である
。

４−象限の自動クロスオーバーテスト信号源が電流と電
圧の両方でプログラムされて設けられている。テスト信
号源がテスト中のデバイスに接続されると、負荷がプロ
グラムされている一定電圧又は電流レール上の安定な動
作点を決定する。従って、供給される最大パワーは、ク
ランプ型保護機構やテストンステム自己保護機構ではな
く、テスト計画によって制御される。

本発明の方法及び装置は、テスト中のデバイスへの接続
における擾乱を最小とし且つテスト中のデバイスへ供給
されるパワーを制限して欠陥の証拠が破壊されない様に
することを可能としている。

合否判断を行なう為に、テスト信号源動作点電圧−２５
＝ ２４− 及び電流の測定値をプログラムされている基準レベル乃
至は限界値と比較する為にオンボードのアナログ・デジ
タル変換器が設けられている。このことは、機能テスト
の際に異常な電流要求変化が発生した事を一層敏感に表
すことを可能としている。本発明の方法及び装置は、超
ＬＳＩ回路の様な複雑な集積回路の工学的特性化、生産
テスト、仕入れ検査、品質保証を行なう為に使用するこ
とが可能である。

以下、添付の図面を参考に本発明の具体的実施の態様に
付いて詳細に説明する。

第１図は、本発明に基づいて構成されたテストシステム
のブロック線図である。第１図には、テストヘッドコン
トローラ１２を設けてあり、該テストヘッドコントロー
ラ１２は、好適には、米国アリシナ州フェニックスのモ
トローラインコーホレイテッドによって製造されている
専用６８０００マイクロプロセサにプログラム及びデー
タランダムアクセスメモリ（ＲＡＭ）及び１６キロバイ
トのブートストラッププログラム可能リードオンリメモ
リ２６− （ＦＲＯＭ）を接続して構成する。テストヘッドコント
ローラ１２は制御データを送り、サブシステムステータ
スレポート、インタラブドリクエスト、テストデータを
受け取る。テストヘッドコントローラ１２は、テストベ
クトルストア（不図示）によって処理されるテストベク
トルのダウンローディングを除いて、テストプログラム
とテスト回路との間の全ての通信を担当する。各テスト
ヘッド１４に対して１個のテストヘッドコントローラ１
２が設けられている。

各テストヘッドコントローラ１２はテストヘッド１４に
接続されている直流（ＤＣ）サブシステム１６へインタ
ーフェースする。好適には、各テストヘッド１４に対し
て、１つの専用ＤＣサブシステム１６が設けられている
。テストヘッド１４への出力は同期フォーマット駆動デ
ータ（入力に対し）であり、データ及びストローブタイ
ミング（出力に対し）を待つ。テストヘッド１４から受
け取られた情報は、出力の比較から得られる合否データ
である。

ＤＣサブシステム１６の主要な機能的構成部品は、テス
ト中のデバイス（ｏｕＴ）に静的バイアスパワーを供給
する為に使用される２乃至６デバイス電源１８と、電圧
及び電流テスト励起及びｒ）ＵＴ静的パラメータ測定又
は限界テスト用の１，２乃至は４個の精密測定ユニット
乃至は装［（ＰＭＵ）　２０と、ＰＭＵをテストヘッド
１４へ相互接続させる為にガードしたケルビン（Ｋｅｌ
、ｖｉｎ）リレーマトリクス２２と、ＤＣサブシステム
と専用テストヘッドコントローラ１２との間で制御及び
ステータス情報を転送するインターフェースバス２４と
、テストヘッド及びＤＣサブシステムの自動キャリブレ
ーション乃至較正を行なう為に使用するシステム測定ユ
ニット２６とキャリブレーションスタンダード回路２８
とを有している。

ＤＣサブシステム１６は、好適には、自動テストシステ
ムキャリブレーションを行なう為にシステム測定ユニッ
ト２６とキャリブレーションスタンダード回路２８とを
有している。キャリブレーションスタンダード回路２８
は、システム測定ユ２７− ニット２６と関連して使用される国家基準局（Ｎａｔｉ
ｏｎａｌ　Ｂｕｒｅａｕ　ｏｆ　５ｔａｎｄａｒｄｓ）
の精密な電圧及び抵抗を有しており、自動的にテストヘ
ッド１４及びＤＣサブシステム１６アナログ電圧をキャ
リプレートする。好適には、各テストシステムにおいて
、１つのシステム測定ユニット２６とキャリブレーショ
ンスタンダード回路２８とが設けられており、２つのテ
ストステーションが存在する場合には、高々２つのＤＣ
サブシステム１６によって共用することが可能である。

本テストシステムはモジュラ−形状に構成されており、
機能的なベースに基づくか（もっとデバイスパワー電源
１８又はＰＭＵ２０を設ける）又は付加的なテストヘッ
ド１４を付加することによって拡張することが可能であ
る。ＤＣサブシステム１６は、ＤＣパラメータテストを
行なう為にデバイスパワー電源１８とＰＭＵ２０とを有
している。各ＤＣサブシステム１６は可変数のデバイス
パワー電源１８とＰＭＵ２０とで構成し個々のＤＵＴテ
スト条件に適合させることが可能である。

２９− ２８− ＤＣサブシステム１６は、好適には、最小で２個のデバ
イスパワー電源１８を有している。付加的なデバイスパ
ワー電源１８を２個づつ増設することが可能であり、Ｄ
Ｃサブシステム１６当たり最大６個のデバイスパワー電
源とすることが可能である。デバイスパワー電源１８は
高電流（８アンペア）能力を与え、且つ最大３２ボルト
の振れを与えるものであり、最大バイポーラゲートアレ
イの電流条件を充たしている。

ＤＣサブシステム１６内に１個のＰ　Ｍ　Ｕ　２０　カ
設けられており、付加的なＰＭＵを最大４個迄付加する
ことが可能である。４個のＰＭＵ２０を同時的に使用す
ることにより、速度を増加させ高速でＤＣパラメータテ
ストを行なうことが可能である。デバイスパワー電源１
８と対比して、ＰＭＵ２０は高精度で高電圧及び高電流
（ｉｏＯＶ／２５６ｍＡ）を供給し、ＤＵＴの全てのピ
ンに接続させることが可能である。各Ｐ　Ｍ　ＴＪ　２
０はデバイス接地に対してか又はＶ。Ｈの様なテストに
対しデバイスパワー電源１８の何れかに対して測定を３
０− 行なうことが可能である。

ＰＭＵ２０はりレーマトリクス２２を介してテストヘッ
ド１４に接続されると共に、第２図を参考に説明する如
く、テストヘッド内に設けられている複数個のピンエレ
クトロニクスインターフェース回路を介してＤＵＴに接
続されている。第１図に示したＰＭＵ２０は、ピンエレ
クトロニクスインターフェース回路を介してのピン毎の
テストによって与えられるよりも一層大きな電流及び電
圧範囲に渡って精密なりＣパラメータテストを提供する
。各ピンエレクトロニクスインターフェース回路は４つ
のＤＵＴピンに対する回路を有している。４つのチャン
ネルは全て同じであり、全て完全な入力／出力（Ｉ　１
０）チャンネルである。

本テストシステムは、１２８ビン構成か又は２５６ピン
構成の１つ又は２つのテストヘッド１４を支持すること
が可能である。テストヘッド１４は６４ピンを基礎とし
て３２ピンの増分毎に拡張することが可能である。テス
トヘッド１４は、ピンエレクトロニクスインターフェー
ス回路ドライバと、ピンエレクトロニクスインターフェ
ース回路比較器と、プログラム可能な電流負荷と、ピン
エレクトロニクスインターフェース回路基準発生器と、
ピン毎測定回路と、ＤＵＴインターフェース回路とを有
している。各チャンネルは、高インピーダンス（オフ）
状態を有する２−レベルドライバと、Ｖ高、■低、■巾
間対用の４−レベル比較器と、低反射係数を有しＥＣＬ
デバイステスト用の５ｏΩ成端を提供することも可能な
低容量プログラム可能な負荷とを有している。

これらドライバ、比較器及びプログラム可能な負荷は、
専用のデジタル・アナログ変換器（ＤＡＣ）を有してお
り、完全な柔軟性を与える為にはピン当たり全部で９個
のＤＡＣを設ける。この柔軟性はプログラミングを容易
化すると共にマルチチップ組立体上に混合モード論理を
与える。この柔軟性は、公知の自動化した電子テスト装
置と比較して、自動キヤリプレーシミンでのＤＣ精度を
維持する上で重要である。

リレーマトリクス２２はピンエレクトロニクス３１− インターフェース回路を介してＰＭＵ２０からＤＵＴへ
の出力をスイッチする為に使用される高品質で低リーク
のりレーマトリクスであり、ＰＭＵの駆動（フォース）
線、検知（センス）線及びガード線をＤＵＴの任意のピ
ンへ接続させることを可能としている。リレーマトリク
ス２２は、１個のＰＭＵ２０を有するテストンステム内
の全てのピンにアクセスすることが可能である様に構成
されている。２個のＰＭＵ２０を有するテストシステム
においては、全ての奇数番目のピンは好適にはＰＭＵｌ
に接続されており、全ての偶数番目のピンはＰＭＵ２に
接続されている。４個のＰＭＵ２０を有するテストシス
テムにおいては、ピンは好適にはモジュロ−４の態様で
ＰＭＵに接続されており、即ちＰＭＵＯをピン０，４，
８．、、。

へ、ＰＭＵＩをピン１，５，９．、、、、へ、ＰＭＵ２
をピン２，６，１０．、、、、へＰＭＵ３をピン３．７
．１．１．、　、　、　、　、へ接続させる。然し乍ら
、リレーマトリクス２２は、１個のＰＭＵが故障した場
合に、任意のＰＭＵ２０に０又は１３３− ３２− を割り当てて再割当を行ない継続的テスト動作を行なう
ことが可能である様に再構成することが可能である。デ
バイスパワー電源１８の高センス線及びデバイス接地セ
ンスはリレーでＰＭＵ２０低センス線にスイッチ動作さ
れてＰＭＵオフセツティング及び実効差動測定を行なう
。イタ−フェースバス２４は、ＤＣサブシステム１．６
とテストヘッドコントローラ１２との間の通信回路であ
り、それを介してＤＣサブシステムはテストヘッドコン
トローラから情報を受け取ると共にそこへ情報を送る。

本テストシステムは各テストヘッド１４に対して専用の
ＤＣサブシステム回路を使用している。

従って、１つのテストステーションにおいてＤＣテスト
を実行している間に、オプションの第２のテストステー
ションで同時的に機能テスト乃至はＤＣテストを行なわ
せることが可能である。これらのテストは専用テストヘ
ッドコントローラ１２によって独立的に制御することが
可能である。

一方、高電圧テストステーションを形成するデー潤− バイスパワー電源１８は、プログラムされた命令の制御
下において各テストピンをバイアス電源として割り当て
ることを可能としている。デバイスパワー電源Ｊ８によ
って扱われる駆動及び測定振幅は、テストヘッドコント
ローラ１２及びＰＭＵ２０によって扱われるものよりも
一層太きいが、上昇及び下降時間等の速度考察は必然的
に遅くなる。

一方、テストヘッドコントローラ１２及びＰＭＵ２０は
ＤＣパラメータテストを可能としている。

テストヘッドコントローラ１２及びＰＭＵ２０はプログ
ラムされた命令の下で各アクティブなテストピンを入力
ドライバ、出力比較器、又は■／○ピンとして割り当て
る能力を有している。タイミングモジュールはタイミン
グ端分解能を提供しており、それによりユーザは高速度
ＤＵＴの交流（ＡＣ）パラメータを測定する際に正確に
端部（エツジ）を位置させることが可能である。テスト
速度はプログラム可能である。テストヘッドコントロー
ラ１２とＤＵＴとの間の同期されたテストベクトルの中
断されることの無い流れは、ＤＵＴが意図した適用例に
おいて露呈されるであろう様な組合せをエミュレートし
ている。

第２図は、本発明に基づく各デスト信号印加及びモニタ
回路３２の一部の更に詳細なブロック線図である。第２
図に示した如く、テスト信号印加及びモニタ回路３２ａ
はインターフェースバス２４を介してテストヘッドコン
トローラ〕２と通信を行なう。テストへラドコン１−ロ
ーラ１２内の幾つかのレジスタは、プログラムされた速
度でテストしながら各ＤＵＴピンを制御することを可能
としている。

テスト信号印加モニタ回路３２ａは、ＤＵＴのｎ個のピ
ンに接続されている複数個のピンエレクトロニクスイン
ターフェース回路３４ａ、３４ｂ。

３４ｃ、、、、、３４ｎを有している。好適には、１つ
のピンエレクトロニクスインターフェース回路３４がマ
ルチ端子ＤＵＴの各端子に接続されている。各ピンエレ
ク１へロニクスインターフェース回路３４は、ピンエレ
クトロニクスインターフエ３５− 一ス回路がＤＵＴ入力信号端子に接続されているか、Ｄ
ＵＴ出力信号端子に接続されているか、又はその他の種
々の機能又は供給端子に接続されているかによって、幾
つかのモードの内の１つのモードでテストヘッドコント
ローラ１２によって動作されることが可能である。従っ
て、１６個の端子乃至はピンを有するＤＵＴは、特定の
１’）ＵＴをテストする為に書かれたストアされている
プログラムを有する単一のテストヘッドコントローラ１
２によって制御される１６個の同一のピンエレクトロニ
クスインターフェース回路３４を有する治具内において
テストされる。

例えば、ＤＵＴの信号入力端子を機能的にテストする為
に、テストヘッドコントローラ１２は、ピンエレクトロ
ニクスインターフェース回路３４ａ内に設けられている
リレーコンタクトＫｌａ、例えばリードリレーコンタク
ト、を閉じてテスト信号印加モニタ回路３２ａのテスト
励起部＆ＤＵＴのピン１に接続させる。テスト信号印加
モニタ回路３２ａのこの部分は、アナログ基準電源３６
３７− ３６− ａを有しており、それは、本テストシステムコンピュー
タ内にストアされているプログラムに従って発生される
テストヘッドコントローラ１２からの信号に応答して、
２つのレベルの直流基準信号を発生させる。これらの２
つの基準信号はドライバ回路３８ａに印加され、該ドラ
イバ回路は２つの基準信号の間でＯＵＴをバイアスして
配線４０ａ上をドライバ回路へ供給されるデータに応じ
て機能テストを行なう為のパルスパターンを発生させる
。

テスト信号印加モニタ回路３２ａは又Ｄ　Ｕ　Ｔに関し
てパラメータテストを行なうことが可能である。詳細に
説明する如く、本発明に基づくテス１へ信号印加モニタ
回路３２ａは特にＤ　Ｕ　Ｔのパラメータテストに関す
るものである。この様なテストの１ケースにおいて、Ｄ
Ｃサブシステム１６内に設けられているＰＭＵ２０ａは
Ｄ　Ｕ　Ｔの適宜のピンへ所望の電圧及び電流を供給す
る。この様な操作において、テストヘッドコントローラ
］２はリレーコンタクトに４ａのみ１例えばリードリレ
ー３８− コンタクトを閉じて配線４２ａを介してＤ　Ｕ　Ｔのピ
ン］をＰ　Ｍ　Ｕ　２０　ａに接続させる。同様のＰＭ
Ｕ２０ｂ、２０ｃ、、、、、２Ｏｎは制御したテスト信
号をＤＵＴの対応するその他のピンに印加するか、又は
１つ又はそれ以上のＰＭＵをこれらのピンにマルチプレ
クサ動作させることが可能である。

定量的な電圧又は電流に対しては、各ｐＭｕａＯを使用
して精密プログラムで特定した電圧乃至は電流をＤＵＴ
の任意の所望のピンへ印加（フォース）することが可能
である。好適には、各ＰＭＵ２０が最大＋１．００ボル
ト（Ｖ）で２５６　ｍ　Ａ迄の印加及び測定範囲を与え
るものである。

本発明によれば、各ＰＭＵ２０はデジタル的にプログラ
ムされたソースを有しており、それはゲート動作される
自動クロスオーバー型の駆動関数を与える。ＤＵＴは接
続されたＰＭＵ２０に対してパワーシンク乃至はソース
負荷として機能し得るので、４−クアドラント操作が好
適に与えられる。各ＰＭＵ２０に設けられているデジタ
ル的にプログラムされたソースはグー１〜動作されてオ
ン・オフ制御される。電圧と電流は独立的にゲート動作
されてリレーの乾燥スイッチングを有する最小擾乱の接
続遮断条件を与える。

空転（ゲートオフ）状態は、好適には、電流レールを最
後のプログラムされた範囲の１％に設定し駆動乃至は印
加ゼロボルトの状態である。プログラムによって選択さ
れたロールオフは、テスト計画によって各テスト条件に
対して最適の速度を制御すること髪可能としている。

テストヘッドコントローラ１２はリレーコンタクトに２
ａ、例えばリードリレーコンタクトを閉成することが可
能であり、従ってＤＵＴの信号入力端子に接続されてい
るＰＭＵ２０ａからのテスト信号が直接的に比較手段４
４ａへ印°加される。

Ｐ　Ｍ　Ｕ　２　Ｏａ内に設けられている比較手段４４
ａは、好適には、電圧と電流の動作点の同時的変換を行
なう為にオンボードのアナログ・デジタル変換器（ＡＤ
Ｃ）を有している。比較手段４４ａは更に配線４６ａを
介してテストヘッドコントロー　ｊＨ− ラ１２からの予測信号を受け取ることが可能である。従
って、比較手段４４　ａからの出力信号はＤＵＴに印加
されるテスト信号に従って変化する。

更に、データ入力信号はテストヘッドコントローラ１２
によって配線４８ａを介して比較手段４４ａへ伝達され
、比較手段からの出力信号をスイッチさせる。比較手段
４．４　ａからの出力信号は配線５０ａを介してテスト
ヘッドコントローラ１２へ帰還される。配線５０ａ上の
比較手段４４ａからの出力信号は、テストヘッドコント
ローラ１２にＯＵＴの合否の登録させるか又はその品質
登特定させることが可能である。

第３図は１本発明に基づくテスト信号印加千二タ回路３
２の各々の一部の更に詳細な概略回路図である。各ＰＭ
Ｕ２０はデジタル的にプログラムされたソースを有して
おり、それは４−クワドラントのゲート動作される電流
乃至は電圧駆動関数を与える。ＰＭＵ２０はプログラム
可能な精密電圧乃至は電流供給源で、それは一定電圧を
印加するか又は一定電流にクランプすることが可能であ
４１− ４０− る。各ＰＭＵ２０は又電圧及び電流動作点の同時的測定
の為にアナログ・デジタル変換器（Ａ　Ｄ　Ｃ）の形態
のオンボードの比較手段４４を有している。

ＰＭＵ２０はデバイス接地センス（ＤＯ８）又は同じＤ
Ｃサブシステム１６内の任意のデバイスパワー電源１８
を基準とすることが可能である。この負荷電流乃至は電
圧をＡＤＣで測定し、数値結果として読み出すか、又は
合否判断を行なう為にプログラムされている限界値と比
較させることが可能である。

ＰＭＵ２０を高インピーダンス電圧計又は電流計として
使用しＤＵＴの任意のピンにおいて電圧と電流の両方を
同時的に正確に測定することが可能である。各ＰＭＵ２
０は電圧又は電流の何れも印加（フォース）することが
可能であるが、ＰＭＵはＤＵＴへの電圧及び電流出力の
両方を同時的に測定することが可能である。ＰＭＵ２０
はシステム測定ユニット２６とキャリブレーションスタ
ンダード回路２８によってキャリプレートされる。

ＰＭＵ２０は差動的に接続されることが可能で４２− あり、任意のピンとＤＯ８との間又は任意のピンと任意
のデバイスパワー電源１８の高センス線との間の測定を
行なう。ＰＭＵ２０は３つのモードで測定を行なうこと
が可能である。（１）測定モード、　（２）アナログセ
トリング解析モード、（３）合否（ｇｏ／ｎｏ−ｇｏ）
測定モードである。

ＰＭＵ２０は極めて柔軟性のある電源であり、電圧及び
電流の両面において完全にプログラム可能な能力を有す
ると共にテスト時間を最適化する為に応答特性時間をプ
ログラムする能力を有している。第３図に示した如く、
全ての入力及び出力信号はＤＣサブシステム１６の背面
へエツジコネクタを介して供給される。ピンエレクトロ
ニクスインターフェース回路ボードから１６個のデータ
線と１５個のアドレス線とが延在している。ＰＭＵ２０
内に設けられているリレーによってアナログ入力及び出
力を前記背面から切断することが可能である。

ＰＭＵ２０内には２個の１６ビツトデジタル・アナログ
変換器（ＤＡＣ）が設けられており、その１つは電圧を
フォース即ち印加するものであり、他の一方は電流をフ
ォースするものである。これらのＤＡＣの出力を一緒に
使用してフォース及びクランプ回路の制御を与える。Ｐ
ＭＵ２０の測定機能は２つの１２ビツトＡＤＣと測定制
御回路とによって達成される。ＰＭＵ２０の全機能はユ
ーザによって外部的にプログラムすることが可能である
。

ＰＭＵ２０は、アドレスデコーダのブロックから始まる
デジタルセクションを有している。ブロックの主要な機
能は、ボード及びレジスタセレク１〜をデコードするこ
とである。各ＰＭＵ２０内には１４個の別々のレジスタ
が設けられている。ボードセレクト及び個々のレジスタ
セレクトは前記背面からの１０本のアドレス線（背面に
組み込まれている）及びＤＣサブシステム１６内に設け
られているインターフェースバス２４から各ＰＭＵ２０
へ送られる１５本のアドレス線からデコードされる。

ＰＭＵ２０は又アドレス・読み取り／書き込み＝４３− 制御ブロックを有している。このブロックはアドレスイ
ンターフェース・読み取り／書き込み制御回路を有して
いる。このブロックへの入力は、ＤＣサブシステム１６
内に設けられたインターフェースバス２４からの読み取
り及び書き込み信号とＤＣサブシステム１６内に設けら
れているイタ−フェースバス２４から１５本のアドレス
線である。

各ＰＭＵ２０は別箇の識別（ＩＤ）レジスタを有してい
る。このレジスタはボードの識別コードと、そのボート
のステータスインジケータ用のレジスタとを有している
。以下の説明は、ＩＤレジスタのものであり、ビット０
は常に１で、回路基板（ボード）が差し込まれているか
否かを表す。このビットは読み取り専用ビットである。

ビット１−５は組み立て改訂番号を包含している。ビッ
ト６−１３は不使用である。ビット１４は診断表示用の
こはく色ＬＥＤを制御し、読み取り／書き込みビットで
ある。ビット１５は診断表示用の赤色ＬＥＤであり、読
み取り／書き込みビットである。ＬＥＤコードを表■に
示す。

４５− ４４− 表　■ こはく　未テスト こはく／赤　合否テストの幾つかの１つ赤　欠陥性モジ
ュール 全てオフ　使用可 データ制御ブロックは双方向性データバスであり、それ
はＰＭＵ２０とＤＣサブシステム１６内に設けられてい
るインターフェースバス２４との間で通信を行なうこと
を可能としている。このデータバスは１６ビツト幅であ
り、ＰＭＵ２０内に設けられている全てのレジスタに共
通である。

種々のブロックが電圧及び電流Ｄ　Ａ、　Ｃと接続され
ている。電圧の大きさ及び範囲と電流の大きさ及び範囲
とは機能的に同一であり、それらの結果は夫々のＤＡＣ
のデジタル制御である。然し乍ら、ＭＵＸブロックは常
にゲートオン状態になければならない。ゲートオフ状態
である場合には、ＤＡＣへの入力はゲートオフ制御ブロ
ックからである。

ゲートオフモードにおいて、電圧ＤＡＣはキャリプレー
トされていないゼロボルトにプログラムさ４６− 九る。電流ＤＡＣは範囲の１％にプログラムされる。電
圧と電流とに対し別々のゲートオン／オフ制御が存在し
ており、ＰＭＵ２０の出力状態に柔軟性を与えている。

アナログセクションは３つの主要なセクションに分割さ
れている。第１のセクションはフォース即ち印加乃至駆
動回路であり、第２のセクションはクランプ回路であり
、第３のセクションは測定回路である。

フォース（印加乃至駆動）回路は、１６ビツト電圧ＤＡ
Ｃ（モードに従属）と、１６ビツト電流ＤＡＣ（モード
に従属）と、加算ノードと、パワーバッファと、電流範
囲レジスタ回路網と、高電圧バッファ（センス）とを有
している。電圧フォースモードの場合、１６ビツト電圧
ＤＡＣが可変利得増幅器を介して正しい電位を加算点に
供給する。この増幅器は電圧範囲に従属する。この増幅
器は又生産環境における処理能力を増加させる為にテス
ト条件を最適化させる様に補償することが可能である。

この補償は、応答時間を変化させることを包含しており
、従って容量負荷を犠牲にして回路の帯域幅を増加乃至
は減少させる。最初の加算点において、ＤＡＣ電圧はそ
れ自身反転単位利得バッファを有している入力信号ＰＲ
ＥＦに参照される。これにより、ＰＭＵ２０がデバイス
パワー電源１８のセンス線に参照されることを可能とす
る。最初の加算点において、高電圧センスバッファから
のフィードバックも加算される。その出力は第２加算点
において加算され処理能力を増加させる様に出力が最適
化される。第２加算点の出力は高パワーバッファの入力
端へ供給される。次いで、バッファの出力は電流調整抵
抗及び出力リレーを介してマトリクスポードに接続され
ているフォース線へ供給される。テストヘッド１４にお
いては、フォース線はセンス線に接続されており、印加
された電圧が高電圧センスバッファの入力端に存在する
。センスバッファの出力はフィードバック抵抗を介して
最初の加算点へフィードバックされ、フォースループを
完成する。

電流フォースモードにおいては、１６ビツト電＝４７− 流ＤＡＣが電流制御ブロックへ正しい電位を供給する。

このブロックへの他の入力は電流調整抵抗を介して電流
をセンスする電流モニタ増幅器からのものである。電流
制御ブロックの出力は第２加算点へ供給されて電圧ＤＡ
Ｃから送られてくる電圧と結合される。電流フォース値
に到達すると、電流制御ブロックがその後の電流の増加
を抑える。

そうでなければ、出力電圧は比例的に降下する。

クランプ回路は以下のブロックを有するものであって、
即ち、電流モニタバッファと、電流制御ブロックと、電
流調整抵抗と、１６ビツト電流ＤＡＣとを有している。

電圧をフォース即ち印加させて特定の電流レベルにクラ
ンプさせる為には、初期的に電圧の大きさ及び範囲と電
流の大きさ及び範囲とをセットアツプせねばならない（
適切な出力接続があるものと仮定する）。

プログラムされているものよりも一層大きな電流が電流
調整抵抗と介して電流ＤＡＣ内に流れ込む程負荷抵抗が
低い場合には、電流制御回路がこの状態に反応して出力
電圧を減少させ、従って調４９− 一４８＝ 整抵抗を介しての電流は電流大きさＤＡＣにセットされ
た限界値に減少される。これはフォース電流の手順の場
合にも同じである。

アナログ回路はＤＡＣ出力で開始する。この回路は高電
流能力を有する精密電圧増幅器である。

然し乍ら、負荷電流がプログラムされた限界値を越える
と、この増幅器は精密電流源ヘスイツチする。この増幅
器のブロック線図を第４図に示しである。その動作に付
いて２つのフェーズに分けて説明する。（ａ）電圧増幅
器としての動作及び（ｂ）電流クランプにおける動作で
ある。

電圧増幅器はフィードバック増幅器であり、その利得は
主に外部部品に従属する。この増幅器の閉止ループ利得
、Ｖ　ｏｕｔ　／　Ｖ　ｉ　ｎ、はＲｆ／Ｒｎ（Ｒｎは
電圧範囲をセットする為にスイッチインされた入力抵抗
の１つ）と等しい。ＤＣ開放ループ利得は閉止ループ利
得の精度を確保する為に充分に高い（１００ｄＢ以上）
。この増幅器の第１段は１１８３５６である。この段は
積分器として接続されており、ループに対する支配的な
極（ｄｏｍｊｎａｎｔ　ｐ。

−５〇− ｌｅ）を与えている。出力端から入力端への容量はルー
プの帯域幅を設定しており、従って本増幅器に対するセ
トリング時間を設定している。２つの付加的なコンデン
サをスイッチインさせて容量負荷が大きい場合に安定な
動作を維持させることが可能である。

第２段は±２５６ｍＡの駆動能力を有するディスクリー
トな増幅器である。この段の利得も又フィードバック抵
抗で制御され且つ２０ｄＢにセットされる。

負荷電流がプログラムされた限界を越えない限り、電流
クランプが回路動作に影響を与えることはない。負荷電
流は電圧増幅器の出力において電流センス抵抗Ｒｓｎを
介して常時モニタされている。

１Ｒｓｎを介しての電流がプログラムされている値を越
えると、電圧増幅器の第１段がカットオフ状態とされ、
電流ドライバ積分器が閉止ループ動作を制御する。

最後のセクションは、測定回路である。次のブロックは
、測定回路と、測定モード制御と、合否制御と、測定制
御と、電流測定レジスタと、電圧測定レジスタと、電流
比較制御と、電圧比較制御と、２個の１２ビツトＡＤＣ
と、２個の可変利得増幅器と、２個のサンプル・ホール
ド回路とを有している。

この測定回路は主に２個の異なった測定回路から構成さ
れている。これらの２つの回路によって、電圧及び電流
の両方を同時的に測定することが可能である。測定され
るべき電圧は、可変利得増幅器及びさらにサンプル・ホ
ールド回路へのセンス線バッファの出力から派生される
。それに対応して、電流測定は、それも可変利得増幅器
へ供給される前記調整抵抗を横切っての電圧降下から派
生される。これらの増幅器の利得はフォース回路内に設
けられている夫々の範囲制御回路によって制御される。

測定はフォース回路内にプログラムされたものと同じ範
囲である。

２つの別々の測定回路内に２組の制限抵抗が設けられて
いる。各組は高及び低比較抵抗を有している。これらの
抵抗の各々は、より小さいか、よ５１− り大きいか、又はどちらでもないか（マスクされている
）ということに対して比較を行なう為にプログラムする
ことが可能である。比較の為の大きさとしてプログラム
することの可能な値及び比較されるべきものとしてプロ
グラムすることの可能なパラメータによって、比較窓は
略任意の形状又は値とすることが可能である。例えば、
限界の任意のもの又は全てをマスクすることが可能であ
る。

更に、何れの比較抵抗もフォース回路によって支配され
る範囲内において任意の値を保持することが可能である
。更に、比較結果は合格又は不合格の何れかを表すこと
が可能である。

各アクティブなデジタル・アナログ変換器（ＤＡＣ）に
キャリプレートした値をロードする場合に、テストヘッ
ドコントローラ１２は専用のキャリブレーションプロセ
サを使用する。この構成においては、最初に選択したＤ
ＡＣレジスタにキャリプレートしていない開始値を並列
的にローディングさせることによって正確な測定値乃至
表示が得られる。次に、全てのテストに関連したＤＡＣ
５３− ５２− レジスタはフォース値にインクリメントされる。

何れかのピンにおける電圧が現在の比較レベルをクロス
すると、ＤＡＣレジスタの内容がラッチされる。

全ての参加しているピンが合否境界をクロスした後に本
テストは完了する。この時点で、専用キャリブレーショ
ンプロセサによるストアされた値の読み取りによって正
確な測定値を帰還させることが可能である。

測定制御ブロックは、サンプル・ホールド及びＡＤＣの
全ての状態を制御する為に適切な信号を供給する。主に
、サンプル・ホールド回路はサンプルモードに対して５
μｓパルスを受けとり、次いで３個の５００ｎ　ｓパル
スが発生されて、比較されるべきデータと、開始変換パ
ルスと、５００ｎｓ遅延帰還の同期ストローブ動作を制
御する。

この測定制御ブロックは又両方の変換が完了した後に完
了ステータスビットのＡＮＤをとり測定制御回路の残部
に信号を送る。この測定制御ブロックは、５ＴＡＲＴ又
はＭＥＡＳ信号の何れかをアクティブ５４− とさせることによってそのシーケンスを開始させる。

測定変換が完了すると、合否制御ブロック及び測定モー
ド制御ブロックは、必要な場合に、どの様な応答をイン
ターフェースバス２４へ送り帰すべきであるかを決定す
る。測定モードである場合、変換が完了すると、Ａ、　
Ｄ　Ｃ／信号がアクティブとなり、ナストヘツドコント
ローラ１２に測定サイクルが完了し測定ＤＡＴＡの読み
取り準備がなされたことを表す。アナログセトリング解
析モードである場合、測定モード制御及び合否制御回路
は、測定を停止する為の比較基準が充足されたか否かを
判別する。この基準が充足されている場合には、インタ
ーフェースバス２４へのＡＤＣ／信号はテストが完了し
た旨の信号をテストヘッドコントローラ１２へ送る。こ
れは合格か不合格かの何れかを意味することが可能であ
る。測定モードの最後の場合、即ち合否（ｇｏ／ｎｏ−
ｇｏ）測定モードにおいては、シーケンスは測定モード
の場合と同じであるが、インターフェースバス２４へ送
られるＡＤＣ／は合格か又は不合格かを表す。

測定は比較無しの単に１つの測定を必要とする。

合否（ｇｏ／ｎｏ−ｇｏ）測定は結果を決定する為の比
較を伴った１つの測定を必要とする。アテログセ１〜リ
ング解析は、比較限界に到達するか又はタイムアウトが
発生する迄マルチプルの測定を行なう。

以下の説明は、ＰＭＵ２０内に設けられているリレーが
どの様にして励起に反応するかということを簡単に説明
している。ＤＭＶリレーは通常開放しており、システム
測定ユニット２６がＰＭＵ２０に関して電圧測定を行な
う場合に閉成する。

出力リレーは通常開放しており、Ｐ　Ｍ　Ｕ　２０をリ
レーマトリクス２２に接続させる為に閉成されねばなら
ない。高Ｚリレーは通常開じているリレーであり、高２
測定を行なう為に開放されねばならない。ケルビン（Ｋ
ｅｌｖｊ、ｎ）チェックリレーは通常開放のリレーであ
り、ケルビン警報回路を活性化させる為に閉成されねば
ならない。フォース及びセンス線上のダイオードを横切
って約２ボルトの電圧が存在すると、ケルビン警報回路
が活性化さ５５− れる。最後の２つのリレーに付いては、ＤＯ８基準上で
通常開じている通常開じたリレーと、反対の状態にある
場合にＤＰＳＥＮＳＥで閉じられる通常開放のリレーで
ある。即ち、ＤＰＳＥＮＳＥが選択されると、リレーコ
ンタクトに７が閉じられ、リレーコンタクトに６が開放
される。ＤＯ８の選択は反対の場合である。

ＰＭＵ２０のキャリブレーションはシステム測定ユニッ
ト２６とキャリブレーションスタンダード回路２８を使
用することによって行なわれる。

ＰＭＵ２０はキャリブレーションバス（不図示）を介し
て精密負荷抵抗に接続される。これらの精密負荷抵抗は
システム測定ユニット２６によって電圧検知される。Ｐ
　Ｍ　Ｕ　２０が電圧を負荷抵抗へ印加すると、システ
ム測定ユニット２６は値を測定する。キャリブレーショ
ンプログラムによって作用されるのはこれらの値である
。ＰＭＵ２０の電流印加モードをキャリプレー１−する
為に同じ手法が使用される。従って、キャリプレートさ
れたＰ　Ｍ　Ｕ　２０の精度はシステム測定ユニット２
６の５７− ５６− キャリブレーション精度によって決定される。

最も早いセトリング時間（２７μｓ）において、電流範
囲は２５６ｍＡと２ｍＡとの間である。次のセトリング
時間は１．　ｍ　ｓ範囲であり、電流範囲は２５６ｍＡ
と」６μＡ範囲の間である。次のセトリング時間は１０
ｍ５であり、電流範囲は２５６ｍＡと２μＡ範囲内であ
る。最後のセトリング時間は］、　ＯＯｍ　ｓであり、
電流範囲は２５６ｍＡ乃至５００ｎＡ範囲である。２７
μｓ範囲はハードワイアード構成であるが、他の３つの
範囲はプログラム可能であり、それらの対応するビット
をリレー制御レジスタ内に入れる。これらの値は、ケー
ブル容量に対しては２５０ｐＦを、Ｄ　Ｕ　Ｔ　／マザ
ーボード相互接続に対しては２００ｐＦを、又ＤＵＴに
対しては最大１，０００ｐＦの負荷容量をベースとして
いる。

各ＰＭＵ２０からピンエレクトロニクスインターフェー
ス回路３４へのガードされたケルビン接続経路が低リー
クリレーマトリクス２２によって設けられている。ＤＵ
Ｔへの接続経路は、好適に＝５８− は、２つ又は４つのＰＭＵ２０が設けられる場合には、
モジュロ−２又はモジュロ−４のピン接続（即ち、ＰＭ
ＵＯをピン０，４，８，１２．、、。

へ、ＰＭＵ２０をピン１，５，９，１３．、、。

へ、等）に制限される。

ピンエレクトロニクスインターフェース回路３４は、Ｐ
ＭＵ２０用の接続リレーを有している。

これらの接続リレーはＰＭＵ２０をＤＵＴビンへ接続す
る為に使用される。ＰＭＵ２０によって駆動されるガー
ドはピンエレクトロニクスインターフェース回路基板上
の接続リレーで終端している。

ケルビンフォース乃至センス線はリレーの１つによって
終端されている。

動作に付説明すると、ＰＭＵ２０内に設けられているデ
ジタル的にプログラムされたソースの電圧をゲート動作
によってオンさせテスト回路の容量を前処理乃至前帯電
させる。次いで、ＰＭＵ２０内に設けられているデジタ
ル的にプログラムされたソースがＤＵＴへ接続される。

その場合にのみ、ＰＭＵ２０内に設けられているデジタ
ル的にプログラムされたソースの電流がゲート動作され
てオンとなる。これによりＤＵＴへの最小擾乱接続が提
供される。

フォース及びセトリング　−ｍ これは、爾後の静的テスト乃至スタティックテストにお
けるＰＭＵの静的及び動的動作特性を決定する電圧値と
電流値と時間パラメータとを特定するものである。

ＰＭＵ条件 Ｖ−ＦＯＲＣＥ　ボルト Ｖ−ＲＡＮＧＥ　Ｖ−ＲＮＧ−型 Ｉ−ＦＯＲＣＥ　アンペア Ｉ−ＲＡＮＧＥ　Ｉ−ＲＮＧ−型 Ｖ−ＣＯＮＮＥＣＴ　ボルト ＵＳＥＲ−ＤＥＬＡＹ　遅延−秒 ＲＯＬＬ−ＯＦＦ　補償−型 Ｖ−ＦＯＲＣＥは意図したＰＭＵ動作電圧レール又はｔ
流し−ル動作用の電圧コンプライアンスの符号付値であ
る。この値は、爾後の測定に対するテストの意図した電
圧条件であるか、又はＩ　−５９− ＦＯＲＣＥ値と関連してＰＭＵが接続されたＤＵＴ負荷
へ供給するか又はそこから引き出す最大パワーを決定す
る。

Ｖ−ＲＡＮＧＥは、Ｒ１２８Ｖ、Ｒ６４Ｖ、Ｒ１６Ｖ、
Ｒ８Ｖ、　Ｒ４，Ｖ、Ｒ２Ｖ、ＲＩＶ又はＢＥＳＴ−Ｆ
ＩＴ−Ｖの何れかである。フォース及び測定用のＰＭＵ
電圧範囲である。

Ｔ−ＦＯＲＣＥは意図したＰＭＵ動作電流レール又は電
流コンプライアンス限界の符号付値である。この値は、
爾後のＰＭＵ測定用のテストの意図した電流条件である
か、又はＶ−ＦＯＲＣＥ値及びプログラムされたものと
反対の象限における等しい値のハードウェア電流限界と
に関連して接続されているＤＵＴ負荷に対するＰＭＵパ
ワーコンプライアンス限界を決定する。

１−ＲＡＮＧＥは、Ｒ２５６ＭＡ、Ｒ１，２８ＭＡ、Ｒ
６４ＭＡ、Ｒ３２ＭＡ、Ｒ１６ＭＡ、Ｒ８ＭＡ、Ｒ４Ｍ
Ａ、Ｒ２ＭＡ、ＲＩＭＡ、Ｒ５１２ＵＡ、Ｒ２５６ｔＪ
Ａ、Ｒ］、２８ＵＡ、Ｒ６４ＵＡ。

Ｒ３２ＵＡ、Ｒ］、６ＵＡ、Ｒ８ＵＡ、Ｒ４ＵＡ。

６１− ６Ｏ− Ｒ２ＵＡ、ＲＩＵＡ又はＲｏ、５ＵＡの何れかである。

フォース及び測定用のＰＭＵ電流笥囲である。

Ｖ−ＣＯＮＮＥＣＴは、ＤＵＴへ（７）接続前ニｐＭＵ
接続経路を前帯電するためにユーザによって特定される
電圧である。この電圧レベルはＶ−ＲＡＮＧＥ内でなけ
らばならず、ＤＵＴへの最終的な接続がなされた場合に
ＤＵＴの最小擾乱及び乾燥リレースイッチ電流を確保す
る為の接続条件を与える。

ＵＳＥＲ−ＤＥＬＡＹは、測定を行なう為にＰＭＵがゲ
ート動作されてオンとなった後に待機する為のユーザに
よって決定される遅延である。この遅延は、Ｇｏ−ＮＯ
又はＲＥＴＵＲＮ−ＶＡＬＵＥ測定がなされる前にＰＭ
Ｕが最終的な動作点へ落ち着くのに充分な時間を与える
。ＳＭＡＲＴセトリング型のテストにおいては、ＵＳＥ
Ｒ−ＤＥＬＡＹは最悪の場合の負荷が安定なパス動作点
に落ち着く為の最大の予測時間を特定する。プログラム
された補償、負荷、負荷容量、Ｖ−ＲＡＮ６２− ＧＥ、Ｔ−ＲＡＮＧＥ、及びテストの所望の精度は、ユ
ーザがプログラムする為の正確なテストセトリング時間
を決定する上での幾つかのファクタである。

ＲＯＬＬ−ＯＦＦは、ＮＵＬＬ−ＣＯＭＰ、ＣＯＭＰＩ
、ＣＯＭＰ２．　又はＣＯＭＰ３（７）何れがである。

使用中のＩ−ＲＡＮＧＥと関連する負荷容量がプログラ
ムに対するロールオフ補償を決定する。概して、Ｉ−Ｒ
ＡＮＧＥに許される最小ロールオフはテスト処理能力を
改善する上で望ましいが、予測された容量負荷に対して
限界のＲＯＬＬ−ＯＦＦを使用することはＰＭＵ振動を
発生させる場合がある。

ＰＭＵＰＰ範囲又は分解能能力が所望のテスト条件を与
えない場合には、ＰＭＵは静的パラメータ測定に使用す
べきである。テスト計画デバッグの際に、ＵＳＥＲ−Ｄ
ＥＬＡＹ引数のインタラクション及び測定値結果のトラ
ッキングによってユーザは経験的に使用すべき最小許容
遅延を決定することが可能である。性能ボード接続の変
化は、遅延する場合に調節を必要とすることのある負荷
容量における変化を発生させることが可能である。

最悪の遅延予測を製品説明において表の形で与えである
。

この要素（ｅｌｅｎ＋ｅｎｔａｌ）は値をＶＴＲヘロー
ドし、必要な範囲チェックを与える為に対のＰＭＵ−Ｌ
ＩＭＩＴＳ要素に先行すべきである。この要素手順の引
数である値は、ＰＭＵ−ＭＥ’ＡＳＵＲＥ実行要素と共
にテストハードウェアへ転送される。

使　されるべき　の この要素は爾後のＰＭＵ測定の接続経路を制御する。

ＰＭＵ−ＣＯＮＮＥＣＴ ＰＭＵ−ＲＥＦ　ＰＭＵ−基準−型 ＰＵＭ−ＰＭＩＪＳ　ＮＵＭ−ＰＭＵＳ−型ＦＯＲＣＥ
　ＰＭＵ−ＦＯＲＣＥ−型 ＰＭＵ−ＲＥＦは、ＤＰＳＯ，ＤＰＳＩ、ＤＰＳ２、Ｄ
ＰＳ３．ＤＰＳ４．ＤＰＳ５．又はＤＯ８の何れかであ
る。この引数は、ＤＰＳの１つ又はデバイス接地センス
（ＤＯ８）のデフォルト基＝６３− 準としてＰＭＵ基準を決定する。

ＮＵＭ−ＰＭＵＳはＡＬＬ−ＰＭＵＳが又はＯＮＥ−Ｐ
ＭＵかの何れかである。ＤＵＴテスト条件が一度に単一
のＰＭＵ測定が実施されることを要求する場合には、ユ
ーザはＯＮＥ−ＰＭＵを画定するか又はＡＬＬ−ＰＭＵ
Ｓのデフォルトを使用し、実行要素内に単一ピンＰＩＮ
ＧＲＰを画定する。

ＦＯＲＣＥは、ＦＯＲＣＥ−ＡＮＤ−ＭＥＡＳＵＲＥか
又はＶ−ＭＥＡＳＵＲＥ−ＯＮＬＹの何れかである。こ
の引数は、ＰＭＵを結合されたフォース測定装置として
の通常の適用の代りに高インピーダンス電圧計として使
用することを可能とする。

多くのＰＭＵ測定は、基準としてのＤＯ８と、ＡＬＬ−
ＰＭＵＳと、ＦＡＳＴ−ＭＡＴＲＩ　Ｘと、ＦＯＲＣＦ
−ＡＮＤ−ＭＥＡＳＵＲＥとを使用して実行されるもの
と仮定する。この引数の結合は５ＴＡＲＴ時間でのデフ
ォルト状態である。テストの実行中にユーザが変化を必
要とする場合には、６５− ６４− 測定を実行する前にＰＭＵ−ＣＯＮＮＥＣＴを喚起せね
ばならない。

この要素は単に仮想テストリソース値をロードし、デフ
ォルト接続条件を変化させる場合には対をなすＰＭＵ−
ＭＥＡＳＵＲＥ実行要素に先行せねばならない。ＤＯ８
以外の基準を使用する場合、存在する場合の制限はＴＢ
Ｄである。所要のセトリング時間に成る程度の増加が存
在する場合があり、又測定は基準として使用されるＤＰ
Ｓの精度と相対的である。

′過窓電′　Ｊ限の　定 この要素は爾後のＰＭＵ測定における合否（ｇ。

／ｎｏ−ｇｏ）電流限界窓を確立する。

ＰＭＵ−Ｉ−ＬＩＭＩＴＳ　（Ｉ−ＭＡＸ、Ｉ−Ｍ■Ｎ
二アシアンペ ア−ＭＡＸ＝上方電流窓限界 Ｉ　−Ｍ　Ｉ　Ｎ＝下方電流窓限界 ＰＭＵ−Ｉ−ＬＩＭＩＴＳはＰＭＵ静的テストに対する
電流限界窓を画定する。画定された値は、最後に実行さ
れたＰＭＵ−ＣＯＮＤＩＴＩＯＮＳ６６− 要素内に特定されている範囲内のものでなければならな
い。この要素が使用されると、意図された静的テストの
状態がＰＭＵ−ＣＯＮＤＩＴＩＯＮＳ内に画定されてい
る電圧レール上にあるものと仮定され、プログラムされ
ている電圧フォース値近傍の１％公差電圧限界窓がソフ
トウェアによって自動的に設定される。従って、プログ
ラムされている電圧レール上のＰＭＵのアナログセトリ
ングが発生する前にストローブされるＰＭＵ測定は、不
合格の判定となる。この場合の不合格とは、アナログ・
デジタル変換を行なう為にＰＭＵが電圧及び電流をサン
プルした時に意図したテスト条件（電圧レール操作）が
充足されなかったということを意味している。画定した
電流窓通過限界の外側の電圧レール上にＰＭＵがセトル
即ち落ち着いた場合にも不合格が発生する。後者の場合
は限界外テスト不合格結果である。

Ｉ−ＭＡＸ及びＩ　−Ｍ　Ｉ　Ｎは先行するＰＭＵ−Ｃ
ＯＮＤＩＴＴＯＮＳ要素内にプログラムされたＩ−ＲＮ
Ｇ内でなければならない。この要素は■ＴＲ値をロード
するだけで、対をなすＰ　Ｍ　Ｕ　−ＭＥ　Ａ　Ｓ　Ｕ
　ＲＥ実行要素に先行せねばならない。

■摩貫匁貫淀 この要素は爾後のＰＭＵ−ＭＥＡＳＵＲＥに対し取り囲
まれた通過領域を確立する為に使用される。

Ｐ　Ｍ　ＴＪ　−Ｌ　Ｉ　Ｍ　Ｉ　Ｔ　ＳＶ−ＭＡＸ、
Ｖ−ＭＴＮ？　ボルト Ｉ−ＭＡＸ、、Ｉ−ＭＩＮ：　アンペアＶ−ＭＡＸ、Ｖ
ＬＭＩＮは通過領域の最大及び最小電圧境界である。Ｉ
−ＭＡＸ、、Ｔ−ＭＩＮは通過領域の最大及び最小電流
境界である。

この要素は、ＰＭＵ動作特性の電圧−電流クロスオーバ
ー角を有するＰ　Ｍ　Ｕ通過領域をユーザが画定したい
場合に使用される。例えば、１０％公差で対接地１にΩ
抵抗負荷の場合、プログラムされている１ボルトで１ｍ
ＡのＰ　Ｍ　Ｔ−Ｊ動作特性のクロスオーバー角の１０
％以内に通過領域を有する。

ＰＭＵ−Ｉ−ＬＩＭＴＴＳ又はＰ　Ｍ　Ｕ　−Ｖ　−ｒ
−ＩＭＩＴＳの代りにＰＭＵ−ＬＩＭＩＴＳを使用６７
− する別の理由は、意図した動作レールの両側にソフトウ
ェアによって与えられたデフォルトの１％公差を変化さ
せることである。１％を越えて公差を増加させることに
より、測定されるべきＤＵＴ静的パラメータが所望のテ
スト条件近傍において最小の変化を有するものである場
合には、一層高法の測定が可能となる。公差を減少させ
ることにより一層長いセトリング時間が必要とされるこ
とがあるが、所望の測定精度を得る為に必要とされる場
合がある。

限界値は前に実行されたＰＭＵ−ＣＯＮＤＩＴＩＯＮＳ
要素内に画定されている範囲内のものでなければならな
い。この要素は単にＶＴ’Ｒ値をアップデートするだけ
で、対をなすＰＭＵ−ＭＥＡＳＵＲＥ実行要素の前に実
行されねばならない。

隨定叫夫往 これはＰＭＵ測定に対する実行要素である。それは予め
画定された測定シーケンスを行なうビンリストを介して
ＰＭＵを自動的にシーケンス動作し且つ合否判定及び／
又は測定値を帰還させる。

６９− 一６８＝ ＰＭＵ６９−−６８＝Ｐ　（ＰＴＮ−ＧＲＯＵＰ：ＰＩ
Ｎ−ＧＲＰ）　；　ＭＥＡＳＵＲＥ−ＭＥＴＨＯＤ：　
ＭＥＡＳＵＲＥ−ＭＥＴＨＯＤ＝型。

ＰＩＮ−ＧＲＯＵＰはユーザが決定する測定すべきピン
グループである。ＭＥＡＳＵＲＥ−ＭＥＴＨＯＤはＧｏ
−Ｎｏ、ＳＭＡＲＴ、　又はＲＥＴＵＲＮ−ＶＡＬＵＥ
（７）何れかである。

Ｇｏ−Ｎｏ及びＲＥ　Ｔ　Ｕ　ＲＮ　−Ｖ　Ａ　Ｌ　Ｕ
　Ｅオプションに対して開始される基本的なＰＭＵ測定
シーケンスは以下の如くである。測定されるべきピンエ
レクトロニクスチャンネルへのりレーマトリクス経路が
閉じられ、予め画定されたフォース及び限界値と補償及
び遅延レジスタがロードされる。

最終的にＤＵＴへ接続する前に、ＰＭＵがゲート動作さ
れれオンし接続電圧を印加して接続経路を前帯電し、次
いで電流がゲート動作されてオフし最後のピンエレクト
ロニクスリレーが閉じられてＤＵＴへの接続を行なう。

ＰＭＵケルビン警報はシーケンスのこの時点においてこ
の要素によってイネーブルされ、ケルビン状態を禁止す
るハード７０− ウェア欠陥が検知されると異常テスト計画終了となる。

電圧印加値がロードされ、電圧及び電流においてＰＭＵ
がゲー１へ動作されてオンとなる。何れかの接続されて
いるピンエレクトロニクスドライバ又は負荷回路がリレ
ーによって遮断されると、ユーザが画定した遅延タイマ
ーのカウントダウンが開始されＤＵＴ負荷をＰＭＵへ転
送する。遅延カウントダウンが完了すると、サンプル・
ホールド回路がストローブされて電圧及び電流のノード
値をストアし、ＰＭＵのアナログ・デジタル変換（ＡＤ
Ｃ）ハードウェアが活性化される。３０μｓ以内に、デ
ジタル化された電圧及び電流ＡＤＣ結果が予めロードさ
れた限界と比較する為に使用可能となる。Ｇｏ　Ｎｏ測
定方法の場合、デジタル比較結果は合否判定である。Ｒ
ＥＴＵＲＮ−ＶＡＬＵＥ測定方法が画定されると、測定
中のピンに対して電圧、電流及び比較結果がグローバル
アレイ（７）ＲＥＳＵＬＴＯ−ＶＯＬＴＳ、ＲＥＳＵＬ
Ｔ−ＡＭＰＳ、ＲＥＳＴＪＬＴ−ＢＯＯＬＥＡＮに夫々
ストアされる。ＡＤＣがデジタル化を行なっている間に
ＰＭＵが注目する値がサンプルされると、ＰＭＵは接続
電圧にプログラムされ、且つセトルする為の最小遅延の
後に、電流がゲート動作によってオフされる。前に開放
されたピンエレクトロニクスリレーが閉成される。この
時点で、不合格分岐が無効にされない限り、任意のピン
における不合格判定はピンリストの残部に対して測定を
行なうことなしにアボート即ち中断を行なう。

合格判定に対しては、この要素は上の１当たりのピンリ
ストを介して継続して行なわれるか、又は画定されたＰ
ＩＮ−ＧＲ，ＯＵＰが測定を成功裏に完了した場合には
、テスト計画継続を許可する制御を放棄する。ＳＭＡＲ
Ｔ測定方法に対しては、電圧及び電流がゲート動作によ
りオンされると、ＡＤＣは継続的な変換プロセスを開始
する。このＡＤＣ操作は、デジタル化された結果が通過
領域内の動作点を表すか又は遅延タイマーのカウントダ
ウンが完了する迄継続する。任意の通過のデジタル化さ
れた結果はシーケンスの継続を許容し、最適速度のテス
トシーケンスを発生させる。通過＝７１− 状態がデジタル化される前に遅延カウントダウンが完了
すると、ＳＭＡＲＴ測定方法が不合格結果を戻す。この
オプションは通常は長いセトリング時間を必要とする低
電流テストに対して最適のテスト速度を与える。この場
合に、電流範囲、負荷容量、補償型、予定される精度等
を考慮して、ユーザは最大許容テスト時間を決定すべき
である。

他の測定方法と共に、プログラムされている遅延は通常
所要の程度の精度である最小の許容値にトリムされる。

Ｓ　Ｍ　Ａ、　ＲＴオプションの場合、プログラムされ
ている遅延は最悪の条件下でセトルする為の最大時間で
ある。ＳＭＡＲＴオプションを使用している場合、テス
ト不合格は最適の速度で進行する合格の場合より長いテ
スト時間を必要とする。

全ての必要なＰＭＵパラメータは、前のＰＭＵ−ＣＯＮ
ＤＩＴＩＯＮＳ、ＰＭＵ−ＣＯＮＮＥＣＴ、ＰＭＵ−Ｉ
−ＬＩＭＩＴＳ又はＰＭＵ−ＬＩＭＴＴＳ又はＰＭＵ−
Ｖ−ＬＩＭＩＴＳ要素によって決定される。ＰＭＵ−Ｍ
ＥＡＳＵＲＥは、所７３− ７２− 望のテストを実行する為にストアされているＶＴＲ値を
適切なシーケンスでハードウェアレジスタ内に位置させ
る。

ケルビン接続を阻止するハードウェア欠陥はテスト計画
の異常終了を発生させることがある。正常なテスト動作
が再開される前に、ハードウェア欠陥を補正せねばなら
ない。

通過窓電圧限　の特淀。

この要素は、爾後のＰＭＵ測定に対し、プログラムされ
ている電流レール上に合否（ｇｏ／ｎｏ−ｇｏ）電圧限
界窓を確立する。

ＰＭＵ−Ｖ−ＬＩＭＩＴＳ　（Ｖ−ＭＡＸ、Ｖ−Ｍ■Ｎ
＝　ボルト） Ｖ−ＭＡＸは上方電圧窓限界 Ｖ−Ｍ　Ｉ　Ｎは下方電圧窓限界 ＰＭＵ−Ｖ−ＬＩＭＩＴＳはＰＭＵ静的テストに対する
電圧限界窓を画定する。画定された値は、最後に実行さ
れたＰＭＵ−ＣＯＮＤＩＴＩＯＮＳ要素内に特定されて
いる範囲内のものでなければならない。この要素が使用
されると、意図されて７４− いる静的テストの条件はＰＭＵ−ＣＯＮＤ　Ｉ　Ｔ　ｌ
０ＮＳ内に画定されている電流レール上にあると仮定さ
れ、且つプログラムされている電流フォース値近傍の１
％公差電流限界窓がソフトウェアによって自動的に設定
される。従って、プログラムされている電流レール上の
ＰＭＵのアナログセトリングが発生する前にストローブ
されるＰＭＵ測定は不合格判定となる。この場合に、不
合格であるということは、アナログ・デジタル変換を行
なう為にＰＭＵが電流をサンプルした時点で意図してい
るテスト条件（プログラムされている範囲の１％以内の
電流レール動作）が充足されなかったということを意味
する。画定された電圧窓通過限界の外側のテストの電流
レール状態上にセトルした場合にも不合格が発生する。

後者の場合には、テスト限界を越えた不合格結果である
。ユーザが１％電流公差以外のものを望む場合には、Ｐ
ＭＵ−ＬＩＭＩＴＳを使用すべきである。

Ｖ−ＭＡＸ及びＶ−ＭＩＮはＰＭＵ−ＣＯＮＤＩＴＴＯ
ＮＳ要素手順内にプログラムされているＶ−ＲＮＧ内で
なければならない。この要素は単にＶＴＲへ値をロード
するのみであり、対をなすＰＭＵ−ＭＥＡＳＵＲＥ実行
要素に先行せねばならない。

第５図は各々のＰＭＵ２０の電圧−電流能力を示してい
る。負荷によって引き出される電流がプログラムされて
いる値を越えようとする場合には、ＰＭＵ２０はプログ
ラムされている値での定電流源となる。そうでなければ
、ＰＭＵ２０は定電圧源として動作する。プログラムさ
れている電圧及び電流の範囲を下の表ＩＩに示しである
。各ＰＭＵ２０は以下の如く２つのモードの内の何れか
のモードで動作することが可能である。モード１（第５
図）：±１００Ｖ於１．２８ｍＡ（４象限）、及びモー
ド２（第５図）：±８ｖ於２５６ｍＡ（４象限）である
。各ＰＭＵ２０の好適な電圧および電流範囲は以下の如
くである。

７５− 明細書の浄書（内容に変更なし） 表　■ ＰＭＵ　電圧明細 分解能 ＩＶ　１．０４９　Ｖ　１２８μｖ５１２μＶ２Ｖ　２
，０９７　Ｖ　２５６μｖ１．０２４　ｍＶ４Ｖ　４．
１９４　Ｖ　５１２μＶ　２，０４８ｍＶ８Ｖ　８．３
８９　Ｖ　１．０２４　ｍＶ　４．０９８　＋ａＶ１６
Ｖ　１６．７７７　Ｖ　２．０４８　ｍＶ　８．１９２
　ｍＶ３２Ｖ　３３．５５４　Ｖ　４．０９６　ｍＶ　
１６．３８４　ｍＶ６４Ｖ　６７．１０９　Ｖ　８．１
９２　ｍＶ　３２．７６８　ｍＶ１２８Ｖ　１３４．２
１８　Ｖ　１６．３８４　ｍＶ　６５．５３６　ｍＶ（
１００Ｖ　ｍａｘ） 精度　印加／測定：　±（０，１％値＋（１カウント又
は２．５　ｍＶの何れか大きい方）） ７６− 明細書の浄書（内容に変更なし） ＰＭＵ　電圧明細 分解能 ０．５μＡ　Ｏ，５１２μＡ　２５０　ｐＡ　２５０　
ｐＡｌμＡ　１．０２４μＡ　２５０　ｐＡ　５００　
ｐＡ２　ｐＡ　２．０４８　ｐＡ　２５０　ｐＡ　１　
ｎＡ４　ｐＡ　４，０９６　μＡ　２５０　ｐＡ　２　
ｎＡ８　ｐＡ　８．１９２　ｐＡ　５００　ｐＡ　４　
ｎＡｌ６　ｐＡ　１６．３８４　μＡ　１　ｎＡ　８　
ｎＡ３２　ｐＡ　３２．７６８　μＡ　２　ｎＡ　１６
　ｎＡ６４　μＡ　６５．５３６　ｐＡ　４　ｎＡ　３
２　ｎＡ１２８　ｐＡ　１３１．０７２　μＡ　８　ｎ
Ａ　６４　ｎＡ２５６　μｋ　２６２．１４４　ｐｋ　
１６　ｎＡ　１２８　ｎＡ３１２　ｐＡ　５２４．２８
８　／ｊＡ　３２　ｎＡ　２５６　ｎＡ１　ｍＡ　１．
０４９　ｍＡ　６４　ｎＡ　５１２　ｎＡ２　ｍＡ　２
．０９７　ｍＡ　１２８　ｎＡ　１．０２４　ｎＡ４　
ｍＡ　４．１９４　ｍＡ　２５６ｎＡ　２．０４８μＡ
８　＋ｎＡ　８，３８９　ｍＡ　５］２ｎＡ　４．０９
６μＡ１６　ｍＡ　１６．７７７　ｍＡ　１．０２４ｎ
Ａ　８．１９２μＡ３２　ｍＡ　３３．５５４　ｍＡ　
２．０４８７ｚＡ　１６．３８４μＡ６４　ｍＡ　６７
．１０９　ｍＡ　４．０９６μＡ　３２．７６８／ＪＡ
１２８　ｍＡ　１３２．２１８　ｍＡ　８．１９２μＡ
　６５．５３６μＡ２５６　ｍＡ　２６８．４３５　ｍ
Ａ　Ｉ６．３９４μＡ　１３１．０７２μＡ精度　印加
／測定：±（０，１％値＋（１カウント又は５ｎＡの何
れか大きい方））。

スリューレート：電圧印加モード、最小１ｖ／マイクロ
秒、全範囲。

低側オフセット：±３２Ｖ、但しＰＭＵ２０の出力は接
地に対して±１００ｖを 越えることは不可。

要するに、ＰＭＵ２０は電流及び電圧において別箇にゲ
ート動作されている。別箇のゲート動作は、ＰＭＵ２０
接続の前の前処理を与えると共に測定を行なう為にＤＵ
Ｔ負荷のＰＭＵへの滑らかな転送を与えている。ＰＭＵ
２０はデジタル的にプログラムされたソースを有してお
り、その空転状態（ゲートオフ）では好適にゼロボルト
を印加し、電流レールを最後にプログラムした範囲内の
フルスケールの１％に設定する。ＰＭＵ２０内に設けら
れているデジタル的にプログラムされたソースは、意図
した動作象限において２つのキャリプレートされた動作
レールを画定する為に符号付の電圧及び電流の値でプロ
グラムされている。等しい値のキャリプレートされてい
ない電流レールが反対の象限内に本回路によって自動的
に設定され、ＤＵＴへ供給され得る最大電力を制限する
。

接続されたＤＵＴ負荷は安定なＰＭＵ２０動作点を決定
しく典型的に、キャリプレートした電流又は電圧レール
上）、それはプログラムされているセトリング遅延の後
にＰＭＵ内に設けられているオンボードのＡＤＣによっ
てデジタル化される。

ＰＭＵ２０の動的特性はプログラム制御下においてテス
ト処理能力を最適化する。

ＰＭＵ２０フォース線はプログラム制御下にあるリレー
によって開放状態とさせることが可能である。この構成
においては、ＰＭＵ２０センス入力を接続経路を介して
高インピーダンス電圧計プローブとして供給することが
可能である。専用の電圧及び電流ＡＤＣは測定値をデジ
タル化することが可能であり、ソフトウェアで使用する
為にこれらの値を戻すか、又はこれらの値を通過窓を画
定するプログラムされている高及び／又は低限界と比較
して直接的な合否結果を戻すことが可能で一７９＝ ある。

ＰＭＵ２０の適用には３つの異なるモードがある。ＤＵ
Ｔへ接続し、ゲートオンし、最終的な動作点にセトルさ
せる為の適宜のタイムアウトが経過した後に発せられる
測定命令によって爾後のソフトウェアで使用する為の測
定値又はデータロギングを得ることが可能である。ＡＤ
ＣはＰＭＵ２０動作点の電圧及び電流値を同時的に変換
する。

２の補数のＡＤＣ結果はレジスタ内にストアされ、ＡＤ
Ｃ完了信号が５０マイクロ秒変換の後に本回路によって
送られる。次いで、テストヘッドコントローラ１２がレ
ジスタを読み取り、正確なＰＭＵ２０電圧及び電流動作
点に対する値を提供する。

オンボード比較手段はＰＭＵ２０内に設けられており、
ＤＵＴ電流要求がプログラムされている限界よりも大き
いか又は小さいかということに基づいて合否（ｇｏ／ｎ
ｏ−ｇｏ）判定を表す為に使用することが可能である。

測定命令を出す前にキャリプレートした値を適宜の限界
レジスタ内にロードするということを除いて、数値結果
を得る為に上述し８１− ８０− たものと同じ一般的な事象のシーケンスに従って合否（
ｇｏ／ｎｏ−ｇｏ）測定を行なう。典型的には、明確な
合否結果を確保する為には、４つの高及び低電圧及び電
流限界レジスタの内２つ又は３つをロードすることが必
要であるに過ぎない。この適用モードは、測定結果のソ
フトウニアゾキャリブレーションが必要ではないので、
数値結果を得るよりも高速である。

ＤＵＴテストへのＰＭＵ２０適用の別の合否（ｇｏ／ｎ
ｏ−ｇｏ）モードはアナログセトリング解析と呼称され
る。このテストは完全なハードウェア支持を有しており
１例えば低電流が印加された場合等の長いセトリング時
間を有するテストに対して最も高速の結果を提供する。

全ての測定モードは電流、電圧又は電圧と電流とを同時
的に使用して実行することが可能である。

デバイスパワー電源１８はＤＵＴバイアス源を提供する
為に使用される。何故ならば、ＤＣサブシステム１６の
全ての機能は各テストヘッド］４に対して適用可能だか
らである。専用ＤＣサブシ８２− ステム１６のＰＭＵ２０は精密静的テスト条件用に適用
することが可能であり、ピン当たりのＰＭＵ２０の範囲
又は精度が許容できないものである場合に制限する。何
れの場合も、別のテストヘッドが独立的に静的乃至はフ
ルレートの機能テストを別のＤＵＴに対して実行してい
る間に、全てのタイプの静的テストを１つのテストヘッ
ド１−４で実行することが可能である。

以上、本発明の具体的実施の態様に付いて詳細に説明し
たが１本発明はこれら具体例にのみ限定されるべきもの
では無く、本発明の技術的範囲を逸脱すること無しに種
々の変形が可能であることは勿論である。

【図面の簡単な説明】

第１図は本発明に基づいて構成されたテストシステムの
ブロック線図、第２図は本発明のテスト回路のより詳細
なブロック線図、第３図は第２図に示したテスト回路内
に設けられている精密測定装置の概略回路図、第４図は
第２図に示したテスト回路内に設けられた精密測定装置
のデジタル的にプログラムされているソース内に設けら
れているアナログ回路の詳細な概略回路図、第５図は第
２図に示したテスト回路内に設けられている精密測定装
置のデジタル的にプログラムされているソースの電圧−
電流特性を示した説明図、である。 （符号の説明） １２：　テストヘッドコントローラ １４：　テストヘッド １６：　ＤＣサブシステム １８：　デバイスパワー電源 ２０：　精密測定装置（ＰＭＵ） ２２：　ガード付ケルビンリレーマトリクス２４：　イ
ンターフェースバス ２６：　システム測定装置 ２８：　キャリブレーションスタンダード回路特許出願
人　フェアチアイルド　カメラアンド　インストルメン
ト コーポレーション 手続補正書 昭和５９年１０月２６日 特許庁長官　志　賀　学　殿 １、事件の表示　昭和５９年　特　許　願　第１６０２
９９号３、補正をする者 事件との関係　特許出願人 ４、代理人 ５、補正命令の日付　自　発 ６、補正により増加する発明の数　な　し手続補正書防
幻 昭和５９年１２月１４日 特許庁長官　志　賀　学　殿 １、事件の表示　昭和５９年　特　許　願　第１６０２
９９号３、補正をする者 事件との関係　特許出願人 ４、代理人 ５、補正命令の日付 昭和５９年１１月７日（５９年１１月２７日発送）王に
より増加する発明の数　な　し

Claims (1)

1. 【特許請求の範囲】 ■、　テスト中のデバイスのノードにおいてテスト信号
   を印加すると共にモニタする方法において、前記ノード
   ヘテスト信号を供給する為に第１スイッチ手段によって
   前記ノードヘスイッチ動作されて接続される越えるべき
   でない電圧レール及び電流レールのレベルによって決定
   される予め選択されプログラムされている電圧−電流特
   性を持ったデジタル的にプログラムされているソース手
   段と第２スイッチ手段によってスイッチ動作されて前記
   ノードに接続される比較手段とを有しており、前記方法
   が、前記テスト信号を前記ノードへ接続させ、前記テス
   ト信号を予め選択しプログラムされている基準レベルと
   比較し、前記予め選択しプログラムされている基準レベ
   ルに関して前記１− テスト信号の相対的な大きさの表示を与え、前記テスト
   信号が前記プログラムされている基準レベルに関して所
   定の関係を有する場合に予め選択しプログラムされてい
   る一定信号を与える、上記各工程を有することを特徴と
   する方法。 ２、特許請求の範囲第１項において、前記テスト信号を
   予め選択しプログラムされている基準レベルと比較する
   工程において前記ノードに印加された電圧を前記予め選
   択されプログラムされている電圧レールのレベルと比較
   し、前記予め選択されプログラムされている基準レベル
   に関してテスト信号の相対的な大きさの表示を与える工
   程において前記電圧レールレベルに関して前記ノードに
   印加された電圧の相対的な大きさの表示を与え、前記テ
   スト信号が予め選択されプログラムされている基準レベ
   ルに関して所定の関係を有する場合に予め選択されプロ
   グラムされている一定信号を供給する工程において前記
   ノードに印加した電圧が電圧レールレベルに到達した場
   合に予め選択しプログラムされている電流レールレベル
   を印加さ２− せることを特徴とする方法。 ３．特許請求の範囲第１項において、前記テスト信号を
   予め選択しプログラムされている基準レベルと比較する
   工程において前記ノードにおける電流を予め選択しプロ
   グラムされている電流レールレベルと比較し、前記予め
   選択されプログラムされている基準レベルに関してテス
   ト信号の相対的な大きさの表示を与える工程において前
   記電流レールレベルに関して前記ノードにおける電流の
   相対的な大きさの表示を与え、前記テスト信号が予め選
   択しプログラムされている基準レベルに関して所定の関
   係を有する場合に予め選択しプログラムされている一定
   信号を与える工程において前記ノードにおける電流が電
   流レールレベルに到達した場合に予め選択しプログラム
   されている電圧レールレベルを印加することを特徴とす
   る方法。 ４、特許請求の範囲第１項乃至第３項の内の何れか１項
   において、前記テスト信号はゼロボルトで予め選択され
   た電圧−電流範囲の最大電流の１％から開始する駆動関
   数であることを特徴とする方法。 ５、　テスト中のデバイスのノードにテスｉ−信号を印
   加しモニタする装置において、第１スイッチ手段によっ
   て前記ノードへスイッチ動作によって接続されるデジタ
   ル的にプログラムされたソース手段が設けられており、
   前記デジタル的にプログラムされているソース手段はテ
   スト信号及び選択的に予め選択されプログラムされてい
   る一定信号を前記ノードへ供給する為に越えるべきでな
   い電圧レール及び電流レールのレベルによって画定され
   ている予め選択されプログラムされている電圧−電流特
   性を具備しており、予め選択されプログラムされた基準
   レベルに関して前記テスト信号の相対的な大きさを表す
   為に前記ノードへ第２スイッチ手段によってスイッチ動
   作されて接続される比較手段が設けられており、前記デ
   ジタル的にプログラムされているソース手段は前記印加
   されたテスト信号が予め選択されプログラムされている
   基準レベルに関して所定の関係を有するものでない限り
   前記テスト信号を供給し、前記デジタル３− 的にプログラムされているソース手段は前記印加された
   テスト信号が予め選択されプログラムされている基準レ
   ベルに関して所定の関係を有するものである場合には予
   め選択されプログラムされている一定信号を供給するこ
   とを特徴とする装置。 ６、特許請求の範囲第５項において、前記比較手段が前
   記ノードに印加された電圧を予め選択しプログラムされ
   ている電圧レールレベルと比較して前記ノードに印加さ
   れた電圧の電圧レールレベルに関する相対的な大きさの
   表示を与え、前記デジタル的にプログラムされているソ
   ース手段が前記ノードに印加される電圧が電圧レールレ
   ベルに到達しない限り前記テスト信号を供給し、前記デ
   ジタル的にプログラムされているソース手段が前記ノー
   ドに印加される電圧が電圧レールレベルに到達した場合
   に予め選択されプログラムされている電流レールレベル
   を供給することを特徴とする装置。 ７、特許請求の範囲第５項において、前記比較手段は前
   記ノードにおける電流を予め選択しプ５− ４− ログラムされている電流レールレベルと比較して前記電
   流レールレベルに関しての前記ノードにおける電流の相
   対的な大きさの表示を与え、前記デジタル的にプログラ
   ムされているソース手段が前記ノードにおける電流が電
   流レールレベルに到達しない限りテスト信号を供給し、
   前記デジタル的にプログラムされているソース手段が前
   記ノー］（における電流が電流レールレベルに到達した
   場合に予め選択されプログラムされている電圧レールレ
   ベルを供給することを特徴とする装置。 ８、特許請求の範囲第５項乃至第７項の内の何れか１項
   において、前記デジタル的にプログラムされているソー
   ス手段はクロスオーバーソースであって、ゼロボルトで
   予め選択された電圧−電流範囲の最大電流の１％で開始
   する駆動関数の形態のテスト信号を供給することを特徴
   とする装置。 ９、第１スイッチ手段によってスイッチ動作されてノー
   ドに接続され越えるべきでない電圧レール及び電流レー
   ルのレベルによって画定される予め選択されプログラム
   されている電圧−電流特６− 性を持ったデジタル的にプログラムされているソース手
   段と第２スイッチ手段によって前記ノードヘスイッチ動
   作によって接続される比較手段とによって前記ノードに
   印加されるテスト信号によってテスト中のデバイスのノ
   ードにおいて応答信号をモニタする方法において、前記
   テスト信号を前記ノードへ接続させ、前記ノードにおけ
   る応答信号電圧を第１の予め選択しプログラムされてい
   る電圧レベルと比較し、前記ノードにおける応答信号電
   圧を第２の予め選択されプログラムされている電圧レベ
   ルと比較し、前記ノードにおける応答信号電流を第１の
   予め選択されプログラムされている電流レベルと比較し
   、前記ノードにおける応答信号電流を第２の予め選択さ
   れプログラムされている電流レベルと比較し、応答信号
   電圧及び電流の前記第１の及び第２の予め選択されプロ
   グラムされている電圧レベルと第１の及び第２の予め選
   択されプログラムされている電流レベルの夫々に関して
   の相対的な振幅の表示を与え、前記応答信号電圧及び電
   流が前記第１の及び第２の予め選７− 択されプログラムされている電圧レベルと第１及び第２
   の予め選択されプログラムされている電流レベルの夫々
   と第１の所定の関係を有する場合には合格信号を与え、
   前記応答信号電圧及び電流が前記第１の及び第２の予め
   選択されプログラムされている電圧レベルと第１の及び
   第２の予め選択されプログラムされている電流レベルの
   夫々に関して第２の所定の関係を有する場合には不合格
   信号を与え、その際に明確な合否結果を提供することを
   特徴とする方法。 １０、特許請求の範囲第９項において、前記テスト信号
   はゼロボルトで予め選択した電圧−電流範囲の最大電流
   の１％で開始する駆動関数であることを特徴とする方法
   。 １１、テスト中のデバイスのノードに印加されたテスト
   信号によって前記ノードに発生される応答信号をモニタ
   する装置において、第１スイッチ手段によって前記ノー
   ドにスイッチ動作によって接続されるデジタル的にプロ
   グラムされているソース手段が設けられており、前記デ
   ジタル的に８− プログラムされているソース手段は前記ノードヘテスト
   信号を供給する為に越えるべきでない電圧レールと電流
   レールのレベルによって画定される予め選択されており
   プログラムされている電圧−電流特性を持っており、第
   １の予め選択されプログラムされている電圧レベルに関
   して前記ノードにおける応答信号電圧の相対的な振幅を
   表す為に第２スイッチ手段によって前記ノードヘスイッ
   チ動作によって接続される第１比較手段が設けられてお
   り、第２の予め選択されプログラムされている電圧レベ
   ルに関して前記ノードにおける応答信号電圧の相対的な
   振幅を表す為に前記第２スイッチ手段によって前記ノー
   ドヘスイッチ動作によって接続される第２比較手段が設
   けられており、第１の予め選択されプログラムされてい
   る電流レベルに関して前記ノードにおける応答信号電流
   の相対的な振幅を表す為に前記第２スイッチ手段によっ
   て前記ノードヘスイッチ動作によって接続される第３比
   較手段が設けられており、第２の予め選択されプログラ
   ムされている電流レベルに関して９− 前記ノードにおける応答信号電流の相対的な振幅を表す
   為に前記第２スイッチ手段によってスイッチ動作されて
   前記ノードへ接続される第４比較手段が設けられており
   、前記応答信号電圧及び電流が前記第１の及び第２の予
   め選択されプログラムされている電圧レベルと第１の及
   び第２の予め選択されプログラムされている電流レベル
   の夫々に関して第１の所定の関係を有する場合には合格
   信号を供給する手段が設けられており、前記応答信号電
   圧及び電流が前記第１の及び第２の予め選択されプログ
   ラムされている電圧レベルと第１の及び第２の予め選択
   されプログラムされている電流レベルのそれぞれに関し
   て第２の所定の関係を有する場合には不合格信号を供給
   する手段が設けられており、その際に明確な合否結果を
   提供することを特徴とする装置。 １２、特許請求の範囲第１１項において、前記デジタル
   にプログラムされているソース手段はクロスオーバーソ
   ースであって、それはゼロボルトで予め選択されている
   電圧−電流範囲の最大電流１０− の１％で開始する駆動関数の形態のテスト信号を供給す
   ることを特徴とする装置。