JPH07221613A - トリガ回路 - Google Patents
トリガ回路Info
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- JPH07221613A JPH07221613A JP27044594A JP27044594A JPH07221613A JP H07221613 A JPH07221613 A JP H07221613A JP 27044594 A JP27044594 A JP 27044594A JP 27044594 A JP27044594 A JP 27044594A JP H07221613 A JPH07221613 A JP H07221613A
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- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
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- Manipulation Of Pulses (AREA)
- Measuring Instrument Details And Bridges, And Automatic Balancing Devices (AREA)
- Measuring Frequencies, Analyzing Spectra (AREA)
Abstract
(57)【要約】
【目的】 比較器のヒステリシス・バンドの上限電圧及
び下限電圧を独立に制御する。 【構成】 比較器３０は、反転入力端子がＤＡＣ３４か
らのプログラム可能な上限電圧を受け、非反転入力端子
が入力信号を受け、この入力信号電圧が上限電圧より高
いときに出力端子に上限信号を発生する。比較器３２
は、非反転入力端子がＤＡＣ３６からのプログラム可能
な下限電圧を受け、反転入力端子が入力信号を受け、入
力信号電圧が下限電圧より低いときに出力端子に下限信
号を発生する。２安定回路４２は、セット端子Ｓが第１
比較器の出力端子に結合され、リセット端子Ｒが第２比
較器の出力端子に結合されて、上限信号及び下限信号に
応答してトリガ信号を発生する。
び下限電圧を独立に制御する。 【構成】 比較器３０は、反転入力端子がＤＡＣ３４か
らのプログラム可能な上限電圧を受け、非反転入力端子
が入力信号を受け、この入力信号電圧が上限電圧より高
いときに出力端子に上限信号を発生する。比較器３２
は、非反転入力端子がＤＡＣ３６からのプログラム可能
な下限電圧を受け、反転入力端子が入力信号を受け、入
力信号電圧が下限電圧より低いときに出力端子に下限信
号を発生する。２安定回路４２は、セット端子Ｓが第１
比較器の出力端子に結合され、リセット端子Ｒが第２比
較器の出力端子に結合されて、上限信号及び下限信号に
応答してトリガ信号を発生する。
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、一般にトリガ回路、特
に、周波数測定及び導通状態検出を行う際にヒステリシ
ス・バンドの上限電圧及び下限電圧を独立にプログラム
可能なトリガ回路に関する。
に、周波数測定及び導通状態検出を行う際にヒステリシ
ス・バンドの上限電圧及び下限電圧を独立にプログラム
可能なトリガ回路に関する。
【０００２】
【従来の技術】デジタル・マルチメータ（ＤＭＭ）にお
いて、信号周波数測定は一般的な測定モードである。被
測定信号は、典型的には正弦波であり、外部ノイズが付
加しているかもしれないので、周波数測定を正確に行う
ことは極めて困難である。信号周波数を正確に測定する
には、トリガ回路が存在するいかなるノイズからも所望
信号を弁別し、この所望信号から信号周波数を表すデジ
タル・パルス列に変換する必要がある。次に、市販のデ
ジタル回路を用いて、このデジタル・パルス列から周波
数を計算する。
いて、信号周波数測定は一般的な測定モードである。被
測定信号は、典型的には正弦波であり、外部ノイズが付
加しているかもしれないので、周波数測定を正確に行う
ことは極めて困難である。信号周波数を正確に測定する
には、トリガ回路が存在するいかなるノイズからも所望
信号を弁別し、この所望信号から信号周波数を表すデジ
タル・パルス列に変換する必要がある。次に、市販のデ
ジタル回路を用いて、このデジタル・パルス列から周波
数を計算する。
【０００３】トリガ回路にヒステリシス（ここでは、上
限及び下限を有する電圧幅として定義する）を付加し
て、ノイズに影響されないようにしなければならない。
ヒステリシスがあると、トリガ回路の出力がその状態を
変化させるためには、信号電圧がヒステリシス幅の一方
の境界から他方の境界を通過しなければならない。入力
ノイズを最大限除去し、所望信号に対して適切な感度を
維持するために、ヒステリシス・バンドの幅を最適に設
定できる。適切なトリガ点を得るのには、ヒステリシス
・バンドの直流（ＤＣ）オフセットを調整して、任意の
入力オフセットを補償することが望ましい。
限及び下限を有する電圧幅として定義する）を付加し
て、ノイズに影響されないようにしなければならない。
ヒステリシスがあると、トリガ回路の出力がその状態を
変化させるためには、信号電圧がヒステリシス幅の一方
の境界から他方の境界を通過しなければならない。入力
ノイズを最大限除去し、所望信号に対して適切な感度を
維持するために、ヒステリシス・バンドの幅を最適に設
定できる。適切なトリガ点を得るのには、ヒステリシス
・バンドの直流（ＤＣ）オフセットを調整して、任意の
入力オフセットを補償することが望ましい。
【０００４】図２は、携帯型デジタル・マルチメータに
おいて周波数測定に用いる従来の単一の比較器によるト
リガ回路である。入力信号を入力端子１０に供給し、こ
の入力端子１０を比較器１２の非反転入力端子に結合す
る。抵抗器１６及び１８から成る分圧器を、適切な基準
電圧Ｖref が供給される端子１４及び接地間に直列配置
する。この分圧器の中点を比較器１２の反転入力端子に
結合して、比較器１２に直流オフセットを与える。この
比較器の実際の直流オフセット電圧は、抵抗器１６及び
１８の分圧比に応じて、従来方法で求める。この比較器
１２のヒステリシス・バンドの幅は、この比較器に供給
する直流オフセット電流の値により決まる。そのため、
デジタル・アナログ変換器（ＤＡＣ）２０を比較器１２
のヒステリシス幅制御入力端子に結合し、このＤＡＣ２
０が所望ヒステリシス・バンド幅に対応する所望供給電
流を発生する。ライン２４が受けるデジタル制御ワード
は、マイクロプロセッサ又はデジタル制御器が発生した
ものであり、ＤＡＣ２０をプログラムするのに用いる。
比較器１２の出力端子を出力端子２６に結合する。この
出力端子２６に、「周波数出力」の記載で示したトリガ
信号（周波数測定用のパルス列）が発生し、後段の周波
数測定回路に供給される。
おいて周波数測定に用いる従来の単一の比較器によるト
リガ回路である。入力信号を入力端子１０に供給し、こ
の入力端子１０を比較器１２の非反転入力端子に結合す
る。抵抗器１６及び１８から成る分圧器を、適切な基準
電圧Ｖref が供給される端子１４及び接地間に直列配置
する。この分圧器の中点を比較器１２の反転入力端子に
結合して、比較器１２に直流オフセットを与える。この
比較器の実際の直流オフセット電圧は、抵抗器１６及び
１８の分圧比に応じて、従来方法で求める。この比較器
１２のヒステリシス・バンドの幅は、この比較器に供給
する直流オフセット電流の値により決まる。そのため、
デジタル・アナログ変換器（ＤＡＣ）２０を比較器１２
のヒステリシス幅制御入力端子に結合し、このＤＡＣ２
０が所望ヒステリシス・バンド幅に対応する所望供給電
流を発生する。ライン２４が受けるデジタル制御ワード
は、マイクロプロセッサ又はデジタル制御器が発生した
ものであり、ＤＡＣ２０をプログラムするのに用いる。
比較器１２の出力端子を出力端子２６に結合する。この
出力端子２６に、「周波数出力」の記載で示したトリガ
信号（周波数測定用のパルス列）が発生し、後段の周波
数測定回路に供給される。
【０００５】
【発明が解決しようとする課題】単一の比較器回路は、
かかるトリガ回路を実現するのに最も一般的である。単
一の比較器を用いたトリガ回路では、そのヒステリシス
・バンドの幅を調整するのに、この比較器自体のヒステ
リシス・バンドを直接制御する。そのために、比較器の
外部制御端子に、プログラムした電圧又は電流を供給す
る。ヒステリシス・バンドを直流的にオフセットするに
は、比較器の反転入力端子に直流オフセット電圧を供給
する。かかる構成では、ヒステリシス・バンドの上限電
圧及び下限電圧を独立に調整できない。さらに、ヒステ
リシス・バンドの幅は、比較器の製造過程の変動に左右
されると共に、正確なヒステリシス・バンドの幅は、個
々の比較器に応じて異なる。
かかるトリガ回路を実現するのに最も一般的である。単
一の比較器を用いたトリガ回路では、そのヒステリシス
・バンドの幅を調整するのに、この比較器自体のヒステ
リシス・バンドを直接制御する。そのために、比較器の
外部制御端子に、プログラムした電圧又は電流を供給す
る。ヒステリシス・バンドを直流的にオフセットするに
は、比較器の反転入力端子に直流オフセット電圧を供給
する。かかる構成では、ヒステリシス・バンドの上限電
圧及び下限電圧を独立に調整できない。さらに、ヒステ
リシス・バンドの幅は、比較器の製造過程の変動に左右
されると共に、正確なヒステリシス・バンドの幅は、個
々の比較器に応じて異なる。
【０００６】導電状態（開放回路状態及び短絡回路状
態）の検出は、ＤＭＭの別の一般的な測定モードであ
る。導電状態の検出により、被試験装置の開放状態及び
短絡状態を迅速に確認できる。従来の導電状態試験で
は、典型的には抵抗測定を行うが、他の方法では、開放
回路電圧が存在するかを判断する。この際、導電状態の
試験を行うのに、電圧レベルを試験しなければならな
い。この場合、比較器を用いるので、上述と同じ課題が
生じる。
態）の検出は、ＤＭＭの別の一般的な測定モードであ
る。導電状態の検出により、被試験装置の開放状態及び
短絡状態を迅速に確認できる。従来の導電状態試験で
は、典型的には抵抗測定を行うが、他の方法では、開放
回路電圧が存在するかを判断する。この際、導電状態の
試験を行うのに、電圧レベルを試験しなければならな
い。この場合、比較器を用いるので、上述と同じ課題が
生じる。
【０００７】トリガ回路の全体及びヒステリシス・バン
ドの役割と共に、上述の課題を更に説明する。図３Ａ
は、同相ノイズ・インパルスが付加された正弦波入力信
号を示す。上限電圧Ｖu 及び下限電圧Ｖl を有するヒス
テリシス・バンドを、入力信号に重畳して示す。なお、
この入力信号がトリガ回路に供給される。このトリガ回
路の出力は、「周波数出力」として示す。入力信号電圧
がヒステリシス・バンドと交差して通過すると、周波数
出力の状態が変化する。図３Ａでは、図示のごとく、入
力信号に含まれるノイズ・インパルスがヒステリシス・
バンドを通過できる程度に、このヒステリシス・バンド
の幅が狭い。よって、望ましくないエラー・パルスが発
生し、信号の周波数測定が悪影響を受ける。しかし、図
３Ｂに示すようにヒステリシス・バンド及びオフセット
を適切に調整すれば（この場合、ヒステリシス・バンド
が広くなっており、直流オフセット・レベルも適切に調
整されている）、トリガ回路から得られる出力は、ノイ
ズ・インパルスによるエラーに影響されず、入力信号の
正確な周波数を忠実に再現できる。
ドの役割と共に、上述の課題を更に説明する。図３Ａ
は、同相ノイズ・インパルスが付加された正弦波入力信
号を示す。上限電圧Ｖu 及び下限電圧Ｖl を有するヒス
テリシス・バンドを、入力信号に重畳して示す。なお、
この入力信号がトリガ回路に供給される。このトリガ回
路の出力は、「周波数出力」として示す。入力信号電圧
がヒステリシス・バンドと交差して通過すると、周波数
出力の状態が変化する。図３Ａでは、図示のごとく、入
力信号に含まれるノイズ・インパルスがヒステリシス・
バンドを通過できる程度に、このヒステリシス・バンド
の幅が狭い。よって、望ましくないエラー・パルスが発
生し、信号の周波数測定が悪影響を受ける。しかし、図
３Ｂに示すようにヒステリシス・バンド及びオフセット
を適切に調整すれば（この場合、ヒステリシス・バンド
が広くなっており、直流オフセット・レベルも適切に調
整されている）、トリガ回路から得られる出力は、ノイ
ズ・インパルスによるエラーに影響されず、入力信号の
正確な周波数を忠実に再現できる。
【０００８】したがって、本発明の目的の１つは、ヒス
テリシスの上限電圧及び下限電圧を独立に制御できるト
リガ回路の提供にある。本発明の他の目的は、任意の比
較器の製造過程による固有特性に関係なく、ヒステリシ
スの上限電圧及び下限電圧をより正確に制御できるトリ
ガ回路の提供にある。本発明の更に他の目的は、短絡及
び開放の導通状態の検出に適するトリガ回路の提供にあ
る。
テリシスの上限電圧及び下限電圧を独立に制御できるト
リガ回路の提供にある。本発明の他の目的は、任意の比
較器の製造過程による固有特性に関係なく、ヒステリシ
スの上限電圧及び下限電圧をより正確に制御できるトリ
ガ回路の提供にある。本発明の更に他の目的は、短絡及
び開放の導通状態の検出に適するトリガ回路の提供にあ
る。
【０００９】
【課題を解決するための手段】本発明によれば、２個の
比較器を用いたトリガ回路（デュアル比較器トリガ回
路）により、ヒステリシス・バンドの上限電圧及び下限
電圧を独立に制御できる。これら上限電圧及び下限電圧
は、デジタル・アナログ変換器（ＤＡＣ）により正確に
設定する。なお、これらＤＡＣは、並列データ・バスを
介して、デジタル的にプログラム可能であり、バスは、
マイクロプロセッサ又はデジタル制御器に接続可能であ
る。これら比較器の出力端子は、２安定回路に接続す
る。この２安定回路は、信号電圧が上限電圧値及び下限
電圧値を通過すると、状態が変化する。よって、ＤＭＭ
が周波数測定モードで動作している場合、ヒステリシス
・バンドをエミュレーションできる。
比較器を用いたトリガ回路（デュアル比較器トリガ回
路）により、ヒステリシス・バンドの上限電圧及び下限
電圧を独立に制御できる。これら上限電圧及び下限電圧
は、デジタル・アナログ変換器（ＤＡＣ）により正確に
設定する。なお、これらＤＡＣは、並列データ・バスを
介して、デジタル的にプログラム可能であり、バスは、
マイクロプロセッサ又はデジタル制御器に接続可能であ
る。これら比較器の出力端子は、２安定回路に接続す
る。この２安定回路は、信号電圧が上限電圧値及び下限
電圧値を通過すると、状態が変化する。よって、ＤＭＭ
が周波数測定モードで動作している場合、ヒステリシス
・バンドをエミュレーションできる。
【００１０】導電状態検出モードで動作しているＤＭＭ
では、このＤＭＭの試験線（テスト・リード線）間が開
放状態か短絡状態かを、入力信号電圧に変換する。この
入力信号電圧を、２個の比較器を用いたトリガ回路が検
出できる。この入力信号は、ＤＭＭのテスト・リード線
の開放回路状態に対応する高電圧レベルか、このＤＭＭ
のテスト・リード線の短絡回路状態に対応する低電圧レ
ベルである。ＤＭＭのリード線間の開放回路及び短絡回
路状態を検出するのに適切な値に、上限電圧及び下限電
圧を設定し、各比較器の出力端子をラッチ回路に結合す
る。このラッチ回路は、各比較器の出力状態を蓄積す
る。よって、ラッチ回路の出力により導通状態を判断で
きる。本発明の他の目的、特徴及び利点は、添付図を参
照した以下の説明から更に明らかになろう
では、このＤＭＭの試験線（テスト・リード線）間が開
放状態か短絡状態かを、入力信号電圧に変換する。この
入力信号電圧を、２個の比較器を用いたトリガ回路が検
出できる。この入力信号は、ＤＭＭのテスト・リード線
の開放回路状態に対応する高電圧レベルか、このＤＭＭ
のテスト・リード線の短絡回路状態に対応する低電圧レ
ベルである。ＤＭＭのリード線間の開放回路及び短絡回
路状態を検出するのに適切な値に、上限電圧及び下限電
圧を設定し、各比較器の出力端子をラッチ回路に結合す
る。このラッチ回路は、各比較器の出力状態を蓄積す
る。よって、ラッチ回路の出力により導通状態を判断で
きる。本発明の他の目的、特徴及び利点は、添付図を参
照した以下の説明から更に明らかになろう
【００１１】
【実施例】図１は、本発明のトリガ回路を業務用装置に
適用した場合の実施例を示す。入力信号を入力端子２８
に供給し、この入力端子２８を比較器３０の非反転入力
端子及び比較器３２の反転入力端子に結合する。上限電
圧Ｖu 用の電圧基準となるデジタル・アナログ変換器
（ＤＡＣ：第１電圧源）３４を比較器３０の反転入力端
子に結合する。下限電圧Ｖl 用の電圧基準となるＤＡＣ
（第２電圧源）３６は、比較器３２の非反転入力端子に
結合する。マイクロプロセッサ又はデジタル制御器がラ
イン３８に供給するデジタル制御ワードを用いて、ＤＡ
Ｃ３４及び３６をプログラムする。２安定回路４２の第
１入力端子（セット端子Ｓ）を、比較器３０の出力端子
に結合する。また、この２安定回路４２の第２入力端子
（リセット端子Ｒ）は、比較器３２の出力端子に結合す
る。入力電圧が、ＤＡＣ３４の設定した上限電圧の上を
通過すると、比較器３０は、デジタル「高」を２安定回
路４２の第１入力端子に供給するので、２安定回路４２
の出力端子Ｑの出力が「高」に設定される。デジタル
「高」及び「低」電圧レベルは、ＴＴＬやＣＭＯＳなど
の適当なロジック回路に対して定められた業界標準のレ
ベルに対応する。入力電圧が、ＤＡＣ３６の設定した下
限電圧の下にさがると、比較器３２は、例えばＴＴＬレ
ベルであるデジタル「高」を２安定回路４２の第２入力
端子に供給するので、この２安定回路４２の出力は
「低」にリセットされる。２安定回路４２の出力端子
は、「周波数出力」と記載された出力端子４８に結合さ
れている。この出力端子４８は、トリガ信号を後段の周
波数測定回路に供給する。よって、本発明では、ヒステ
リシス・バンドの上限電圧及び下限電圧を独立に調整で
きるので、図３Ｂに示すように、ヒステリシス・バンド
の幅及びオフセットを適切に調整できる。
適用した場合の実施例を示す。入力信号を入力端子２８
に供給し、この入力端子２８を比較器３０の非反転入力
端子及び比較器３２の反転入力端子に結合する。上限電
圧Ｖu 用の電圧基準となるデジタル・アナログ変換器
（ＤＡＣ：第１電圧源）３４を比較器３０の反転入力端
子に結合する。下限電圧Ｖl 用の電圧基準となるＤＡＣ
（第２電圧源）３６は、比較器３２の非反転入力端子に
結合する。マイクロプロセッサ又はデジタル制御器がラ
イン３８に供給するデジタル制御ワードを用いて、ＤＡ
Ｃ３４及び３６をプログラムする。２安定回路４２の第
１入力端子（セット端子Ｓ）を、比較器３０の出力端子
に結合する。また、この２安定回路４２の第２入力端子
（リセット端子Ｒ）は、比較器３２の出力端子に結合す
る。入力電圧が、ＤＡＣ３４の設定した上限電圧の上を
通過すると、比較器３０は、デジタル「高」を２安定回
路４２の第１入力端子に供給するので、２安定回路４２
の出力端子Ｑの出力が「高」に設定される。デジタル
「高」及び「低」電圧レベルは、ＴＴＬやＣＭＯＳなど
の適当なロジック回路に対して定められた業界標準のレ
ベルに対応する。入力電圧が、ＤＡＣ３６の設定した下
限電圧の下にさがると、比較器３２は、例えばＴＴＬレ
ベルであるデジタル「高」を２安定回路４２の第２入力
端子に供給するので、この２安定回路４２の出力は
「低」にリセットされる。２安定回路４２の出力端子
は、「周波数出力」と記載された出力端子４８に結合さ
れている。この出力端子４８は、トリガ信号を後段の周
波数測定回路に供給する。よって、本発明では、ヒステ
リシス・バンドの上限電圧及び下限電圧を独立に調整で
きるので、図３Ｂに示すように、ヒステリシス・バンド
の幅及びオフセットを適切に調整できる。
【００１２】導通状態検出モードで動作するデジタル・
マルチメータ（ＤＭＭ）では、入力信号電圧レベルは、
このＤＭＭのテスト・リード線間の高又は低導通状態レ
ベルに対応する。図１のトリガ回路は、この導通状態の
検出機能も実行する。ＤＡＣ３４を特定の上限電圧に設
定して、ＤＭＭのテスト・リード線間、即ち、入力端子
２８及び接地間の開放回路状態を検出する。この開放回
路状態は、高い入力信号レベルに対応する。また、ＤＡ
Ｃ３６を特定の下限電圧に設定して、ＤＭＭのテスト・
リード線間の短絡回路状態を検出する。この短絡回路状
態は、低い入力信号レベルに対応する。ラッチ回路４０
の入力端子Ｉｎを比較器３０の出力端子に結合する。ま
た、ラッチ回路４４の入力端子Ｉｎを比較器３２の出力
端子に結合する。読出しパルスを端子５２に供給し、こ
の端子５２をラッチ回路４０及び４２の端子Ｒｄに結合
する。よって、読出しパルスが、例えば２５ミリ秒毎に
供給されると、この際に、これらラッチ回路４０及び４
２は夫々比較器３０及び３２の出力状態を蓄積できる。
ラッチ回路４０及び４４の出力端子は、出力端子４６
（「導通高出力」と記載されている）及び５０（「導通
低出力」と記載されている）に夫々結合する。これら出
力端子４６及び５０をマイクロプロセッサに結合し、こ
のマイクロプロセッサがラッチ回路４０及び４４に蓄積
された状態に応じて、可聴音を発生させたり禁止したり
して、導通状態を操作者に知らせる。
マルチメータ（ＤＭＭ）では、入力信号電圧レベルは、
このＤＭＭのテスト・リード線間の高又は低導通状態レ
ベルに対応する。図１のトリガ回路は、この導通状態の
検出機能も実行する。ＤＡＣ３４を特定の上限電圧に設
定して、ＤＭＭのテスト・リード線間、即ち、入力端子
２８及び接地間の開放回路状態を検出する。この開放回
路状態は、高い入力信号レベルに対応する。また、ＤＡ
Ｃ３６を特定の下限電圧に設定して、ＤＭＭのテスト・
リード線間の短絡回路状態を検出する。この短絡回路状
態は、低い入力信号レベルに対応する。ラッチ回路４０
の入力端子Ｉｎを比較器３０の出力端子に結合する。ま
た、ラッチ回路４４の入力端子Ｉｎを比較器３２の出力
端子に結合する。読出しパルスを端子５２に供給し、こ
の端子５２をラッチ回路４０及び４２の端子Ｒｄに結合
する。よって、読出しパルスが、例えば２５ミリ秒毎に
供給されると、この際に、これらラッチ回路４０及び４
２は夫々比較器３０及び３２の出力状態を蓄積できる。
ラッチ回路４０及び４４の出力端子は、出力端子４６
（「導通高出力」と記載されている）及び５０（「導通
低出力」と記載されている）に夫々結合する。これら出
力端子４６及び５０をマイクロプロセッサに結合し、こ
のマイクロプロセッサがラッチ回路４０及び４４に蓄積
された状態に応じて、可聴音を発生させたり禁止したり
して、導通状態を操作者に知らせる。
【００１３】上述は、本発明の好適な実施例について説
明したが、本発明の要旨を逸脱することなく上述の実施
例に種々の変形が可能である。例えば、ＤＡＣ３４及び
３６の代わりに精密な抵抗回路網を用いて、付随的に機
能の低下を招くことなく、ヒステリシス・バンドの上限
及び下限を選択できる。また、市販のリセット・セット
（ＲＳ）フリップ・フロップや、Ｊ−Ｋフリップ・フロ
ップにより２安定回路４２を実現してもよい。
明したが、本発明の要旨を逸脱することなく上述の実施
例に種々の変形が可能である。例えば、ＤＡＣ３４及び
３６の代わりに精密な抵抗回路網を用いて、付随的に機
能の低下を招くことなく、ヒステリシス・バンドの上限
及び下限を選択できる。また、市販のリセット・セット
（ＲＳ）フリップ・フロップや、Ｊ−Ｋフリップ・フロ
ップにより２安定回路４２を実現してもよい。
【００１４】
【発明の効果】したがって、上述の如く本発明のトリガ
によれば、任意の比較器の製造過程による固有特性に関
係なく、ヒステリシスの上限電圧及び下限電圧を独立に
且つ正確に制御できる。また、本発明のトリガ回路は、
ノイズを含む入力信号の周波数測定を行うために、この
入力信号をパルスに変換する回路に使用できるし、リー
ド線間の電圧が、開放回路電圧レベルよりも高いか、短
絡回路電圧レベルよりも低いかを判定して、導通状態の
検出する回路にも使用できる。
によれば、任意の比較器の製造過程による固有特性に関
係なく、ヒステリシスの上限電圧及び下限電圧を独立に
且つ正確に制御できる。また、本発明のトリガ回路は、
ノイズを含む入力信号の周波数測定を行うために、この
入力信号をパルスに変換する回路に使用できるし、リー
ド線間の電圧が、開放回路電圧レベルよりも高いか、短
絡回路電圧レベルよりも低いかを判定して、導通状態の
検出する回路にも使用できる。
【図１】本発明により２個の比較器を用いたトリガ回路
の好適な実施例の回路図である。
の好適な実施例の回路図である。
【図２】ヒステリシス・バンドが不適切に調整された場
合と、適切に調整された場合のトリガ回路の動作を説明
する入力信号、ヒステリシス・バンド及び出力信号の関
係を示す波形図である。
合と、適切に調整された場合のトリガ回路の動作を説明
する入力信号、ヒステリシス・バンド及び出力信号の関
係を示す波形図である。
【図３】従来のトリガ回路の回路図である。
３０、３２：比較器 ３４、３６：電圧源 ４０、４４：ラッチ回路 ４２：２安定回路
Claims (5)
- 【請求項１】 上限電圧を供給する第１電圧源と、 下限電圧を供給する第２電圧源と、 第１入力端子が上記第１電圧源に結合され、第２入力端
子が入力信号用端子に結合され、上記入力信号の電圧が
上記上限電圧より高いときに出力端子に上限信号を発生
する第１比較器と、 第１入力端子が上記第２電圧源に結合され、第２入力端
子が上記入力信号用端子に結合され、上記入力信号の電
圧が上記下限電圧より低いときに出力端子に下限信号を
発生する第２比較器と、 第１入力端子が上記第１比較器の出力端子に結合され、
第２入力端子が上記第２比較器の出力端子に結合され、
上記上限信号及び上記下限信号に応答してトリガ信号を
発生する２安定回路とを具えたトリガ回路。 - 【請求項２】 上記第１比較器の出力端に結合され、上
記第１比較器の出力状態を蓄積し、導通状態の検出を行
う第１ラッチ回路と、 上記第２比較器の出力端に結合され、上記第２比較器の
出力状態を蓄積し、導通状態の検出を行う第２ラッチ回
路とを更に具えた請求項１のトリガ回路。 - 【請求項３】 上記第１及び第２電圧源は、プログラム
可能なデジタル・アナログ変換器であることを特徴とす
る請求項１のトリガ回路。 - 【請求項４】 上記２安定回路は、リセット・セット
（ＲＳ）フリップ・フロップであることを特徴とする請
求項１のトリガ回路。 - 【請求項５】 プログラム可能なデジタル・アナログ変
換器から成り、上限電圧を供給する第１電圧源と、 プログラム可能なデジタル・アナログ変換器から成り、
下限電圧を供給する第２電圧源と、 第１入力端子が上記第１電圧源に結合され、第２入力端
子が入力信号用端子に結合され、上記入力信号の電圧が
上記上限電圧より高いときに出力端子に上限信号を発生
する第１比較器と、 第１入力端子が上記第２電圧源に結合され、第２入力端
子が上記入力信号用端子に結合され、上記入力信号の電
圧が上記下限電圧より低いときに出力端子に下限信号を
発生する第２比較器と、 第１入力端子が上記第１比較器の出力端子に結合され、
第２入力端子が上記第２比較器の出力端子に結合され、
上記上限信号及び上記下限信号に応答してトリガ信号を
発生する２安定回路と、 上記第１比較器の出力端に結合され、上記第１比較器の
出力状態を蓄積し、導通状態の検出を行う第１ラッチ回
路と、 上記第２比較器の出力端に結合され、上記第２比較器の
出力状態を蓄積し、導通状態の検出を行う第２ラッチ回
路とを具えたトリガ回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US18063394A | 1994-01-13 | 1994-01-13 | |
| US08/180,633 | 1994-01-13 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07221613A true JPH07221613A (ja) | 1995-08-18 |
Family
ID=22661170
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27044594A Pending JPH07221613A (ja) | 1994-01-13 | 1994-10-07 | トリガ回路 |
Country Status (5)
| Country | Link |
|---|---|
| EP (1) | EP0663597A3 (ja) |
| JP (1) | JPH07221613A (ja) |
| KR (1) | KR0133983B1 (ja) |
| CA (1) | CA2123773A1 (ja) |
| TW (1) | TW250602B (ja) |
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-
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- 1994-05-07 TW TW83104163A patent/TW250602B/zh active
- 1994-05-13 KR KR94010436A patent/KR0133983B1/ko not_active IP Right Cessation
- 1994-05-17 CA CA 2123773 patent/CA2123773A1/en not_active Abandoned
- 1994-05-24 EP EP94303713A patent/EP0663597A3/en not_active Withdrawn
- 1994-10-07 JP JP27044594A patent/JPH07221613A/ja active Pending
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| EP0663597A3 (en) | 1997-03-05 |
| KR0133983B1 (en) | 1998-04-25 |
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