JPS5956277A - 記憶装置 - Google Patents
記憶装置Info
- Publication number
- JPS5956277A JPS5956277A JP16542982A JP16542982A JPS5956277A JP S5956277 A JPS5956277 A JP S5956277A JP 16542982 A JP16542982 A JP 16542982A JP 16542982 A JP16542982 A JP 16542982A JP S5956277 A JPS5956277 A JP S5956277A
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- JP
- Japan
- Prior art keywords
- memory
- address
- memories
- memory device
- effective
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- Granted
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Image Input (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術外１叶〕
本発明し１両像メモリ等として用いるメ゛ｅり装置の改
良に関するものである。
良に関するものである。
〔発明の技術的背１；ｔ）
近年、ＩＣメモリ（半導体メモリ）の大容」を化、低価
格化が７［ｊＨみ、医用或いは放送などの分野において
テレビ画像の一画面分の画像ケそっくりＦｉ己憶するこ
とができる画ｒ象メモリ（フレームメモリ）が広く使用
さ扛るようになった、。
格化が７［ｊＨみ、医用或いは放送などの分野において
テレビ画像の一画面分の画像ケそっくりＦｉ己憶するこ
とができる画ｒ象メモリ（フレームメモリ）が広く使用
さ扛るようになった、。
そして、中ｅ（は複数の画像メモリケ備え、と扛らの画
ｆ象メモリに対して曲目粂データの読み出し、書き込み
’ａ−，１１α行して行わせるようにしたものがあり、
このＪハ合、画像メモリのアクセスのためのメモリ・ア
ドレスを発生するメモリコントローラは各々の画像メモ
リに対し、各々の状態に応じたメモリ・アドレス全そ才
ｔぞｎ発生させなくてはならず、装置が複雑化する。
ｆ象メモリに対して曲目粂データの読み出し、書き込み
’ａ−，１１α行して行わせるようにしたものがあり、
このＪハ合、画像メモリのアクセスのためのメモリ・ア
ドレスを発生するメモリコントローラは各々の画像メモ
リに対し、各々の状態に応じたメモリ・アドレス全そ才
ｔぞｎ発生させなくてはならず、装置が複雑化する。
また、テレビ画像全対象としているため、画像は標準の
方氏で、１秒間に３０フレームと云う大：にのものとな
るため、テレビ画ｆ’！ｒ！のデータ全高速で告き込ま
ねばならず、ｉた表示させる］メ５合にも全画面表示や
部分画像表示、部分拡大表示、或い１・よ＝両面の合成
や差の像を得るなど多様化しており、そのために各々の
画イｐ：メモリに必要な読み出し、沖き込み用アドレス
が全く異なるものが必要になるケースもありてこの↓う
な場合、と扛らメモリ・アドレスをそＪ’Ｌぞれ発生し
なけｎばならないメモリコントローラの負担は大きくな
る一方である。
方氏で、１秒間に３０フレームと云う大：にのものとな
るため、テレビ画ｆ’！ｒ！のデータ全高速で告き込ま
ねばならず、ｉた表示させる］メ５合にも全画面表示や
部分画像表示、部分拡大表示、或い１・よ＝両面の合成
や差の像を得るなど多様化しており、そのために各々の
画イｐ：メモリに必要な読み出し、沖き込み用アドレス
が全く異なるものが必要になるケースもありてこの↓う
な場合、と扛らメモリ・アドレスをそＪ’Ｌぞれ発生し
なけｎばならないメモリコントローラの負担は大きくな
る一方である。
そこで、同一のメモリ・アドレスを与えるだけで複数の
画像メモリ全容々の要求さ扛る状態に合わせたアドレス
に変換してアクセスできるようにした装置が望ま扛てい
る３、 〔発明の目的〕 本発明は上記事情に鑑みて成さｎたもので、同一のメモ
リ・アドレス全与えるだけで各画像メモリに要求される
状態に合うアドレスに変換でき、所望のアドレスのアク
セス全可能とするメモリ装置を提供することを目的とす
る。
画像メモリ全容々の要求さ扛る状態に合わせたアドレス
に変換してアクセスできるようにした装置が望ま扛てい
る３、 〔発明の目的〕 本発明は上記事情に鑑みて成さｎたもので、同一のメモ
リ・アドレス全与えるだけで各画像メモリに要求される
状態に合うアドレスに変換でき、所望のアドレスのアク
セス全可能とするメモリ装置を提供することを目的とす
る。
即ち、上記目的を達成させるため、本発明はそれぞノ′
Ｌ所％ｉ＝容址を峙つ独立した複数のメモリと、共通の
メモリ・アドレスを順次発生するメモリコントローラと
、前記各メモリ７！’Ｉｉにそ扛ぞｎ対応して設けら扛
、所望のｌｌ正量を設定できると共に与えら扛る前記メ
モリ・アドレスに対しこの修正量分、修正しこ扛ヲ実効
アドレスとして対応するメモリ群に与えるアドレス変換
手段とより構成し、メモリコントローラエリ出力さ牡た
共通のメモリ・アドレスをそ扛ぞ扛のアドレス変換手段
に与えると共に各アドレス変換手段では与えらｎた修正
−油分、このメモリ・アドレスに修正を加えて実効アド
レスを得て、この実効アドレスにてメモリ百のアクセス
を行うようにすることＫＪ、す、メモリコントローラの
簡易化を図るようにする。
Ｌ所％ｉ＝容址を峙つ独立した複数のメモリと、共通の
メモリ・アドレスを順次発生するメモリコントローラと
、前記各メモリ７！’Ｉｉにそ扛ぞｎ対応して設けら扛
、所望のｌｌ正量を設定できると共に与えら扛る前記メ
モリ・アドレスに対しこの修正量分、修正しこ扛ヲ実効
アドレスとして対応するメモリ群に与えるアドレス変換
手段とより構成し、メモリコントローラエリ出力さ牡た
共通のメモリ・アドレスをそ扛ぞ扛のアドレス変換手段
に与えると共に各アドレス変換手段では与えらｎた修正
−油分、このメモリ・アドレスに修正を加えて実効アド
レスを得て、この実効アドレスにてメモリ百のアクセス
を行うようにすることＫＪ、す、メモリコントローラの
簡易化を図るようにする。
以下、本発明の一実施例について図面を参照しながら説
明する。
明する。
第１図は本発明装置の構成を示すブロック図であり、図
中１は単一のメモリ・アドレスを順次発生するメモリコ
ントローラ、２は画像処理などを行うための演算回路、
３ａ 、 ３ｂ 、 ３ｃは各々−フレーム分の容・Ｉ
’Ａ： （ｘ：持つメモリであり、本発明装置はメモリ
コントローラ１とメモリ３ａｒ３ｂ、３ｃｖｒ−主たる
構成としている。
中１は単一のメモリ・アドレスを順次発生するメモリコ
ントローラ、２は画像処理などを行うための演算回路、
３ａ 、 ３ｂ 、 ３ｃは各々−フレーム分の容・Ｉ
’Ａ： （ｘ：持つメモリであり、本発明装置はメモリ
コントローラ１とメモリ３ａｒ３ｂ、３ｃｖｒ−主たる
構成としている。
各メモリｓ ＊ ｙ ｓ ｂ ｖ ３ ｃ ’ｔよ各々
メモリコントローラ１の１１１力する同じメモリ・アド
レスを受けて動作するが、各々異なるアドレスのアクセ
スを行わせることができる工つ各々のメモリＪ ａ ｒ
Ｊ ｂ ｇ Ｊ ｃには第２図の如きアドレス変換回
路が設けである。
メモリコントローラ１の１１１力する同じメモリ・アド
レスを受けて動作するが、各々異なるアドレスのアクセ
スを行わせることができる工つ各々のメモリＪ ａ ｒ
Ｊ ｂ ｇ Ｊ ｃには第２図の如きアドレス変換回
路が設けである。
即ち、第２図において２１１ｌ−Ｊ：修正に用いる数１
直の出力）４択をするセレクタであり、その入力側はそ
牡ぞｎプルアップ抵抗ｎｌ−Ｒ４ｋ介して正電位Ｖｅｃ
にプルアップさｌ”Ｌると共に一端が妾地されたデータ
設定用の複数の支イッチＳＷが接続されていて、このス
イッチＳ Ｗ ｆ ＞’Ｐ＝択投大投入ことにエリ加減
算のためのディジタル値修ＩＥ値紮設定できるようにな
っている。また図示１〜ない制御手段にニジ与えら扛る
シフト１；１．セレクト信号によりこのスイッチＳＷに
よる設定値全データとして出力するか否かのべ択ができ
７） Ｊ：′）に々っている。２２はメモリコントロー
２１工り出力さｎるメモリ・アドレスと前記セレクタ２
ノの出力するデータ全入力とすると共に図示しない制却
手段にエリ与えら牡る論理レベル“０“または“１″の
信号を加、減算セレクト信号としてキャリー入力端子Ｃ
ＩＮに入力することにニジメモリ・アドレスに対してセ
レクタ２１の出力データを加、減算してその演λｙ結果
を実効アドレスとして出力する加算器である。
直の出力）４択をするセレクタであり、その入力側はそ
牡ぞｎプルアップ抵抗ｎｌ−Ｒ４ｋ介して正電位Ｖｅｃ
にプルアップさｌ”Ｌると共に一端が妾地されたデータ
設定用の複数の支イッチＳＷが接続されていて、このス
イッチＳ Ｗ ｆ ＞’Ｐ＝択投大投入ことにエリ加減
算のためのディジタル値修ＩＥ値紮設定できるようにな
っている。また図示１〜ない制御手段にニジ与えら扛る
シフト１；１．セレクト信号によりこのスイッチＳＷに
よる設定値全データとして出力するか否かのべ択ができ
７） Ｊ：′）に々っている。２２はメモリコントロー
２１工り出力さｎるメモリ・アドレスと前記セレクタ２
ノの出力するデータ全入力とすると共に図示しない制却
手段にエリ与えら牡る論理レベル“０“または“１″の
信号を加、減算セレクト信号としてキャリー入力端子Ｃ
ＩＮに入力することにニジメモリ・アドレスに対してセ
レクタ２１の出力データを加、減算してその演λｙ結果
を実効アドレスとして出力する加算器である。
各々のメモリ３ｍ、３ｂ、３ｃはこのような構成のアド
レス変換回路を有していて、このアドレス変換回路の出
力する実効アドレスをアドレスとしてアクセスさ扛る。
レス変換回路を有していて、このアドレス変換回路の出
力する実効アドレスをアドレスとしてアクセスさ扛る。
次に上記構成の本装置の動作について説明する。本装置
はメモリコントローラ１工り、単一のメモリ・アドレス
を順次出力し、こｎを共通のメモリ・アドレスとして各
メモリ３ｍ、３ｂ。
はメモリコントローラ１工り、単一のメモリ・アドレス
を順次出力し、こｎを共通のメモリ・アドレスとして各
メモリ３ｍ、３ｂ。
３Ｃにそ扛ぞｎ与える。各メモリｓ ａ 、 ｓ ｈ
。
。
３ｃでは各々に設けら扛たアドレス変換回路に工りこの
与えらｎたメモリ・アドレスについて予め設定さｎた修
正値で必要に応じ修正を加え、各メモリ３ｍ、３ｂ、３
ｃにそ几ぞｒ必要な実効アドレスに変換してこの実効ア
ドレスを各々のアクセスに用いる。
与えらｎたメモリ・アドレスについて予め設定さｎた修
正値で必要に応じ修正を加え、各メモリ３ｍ、３ｂ、３
ｃにそ几ぞｒ必要な実効アドレスに変換してこの実効ア
ドレスを各々のアクセスに用いる。
例えば今、メモリ３ｍのアドレスａＩとメモリ３ｂのア
ドレスａｌ−４−ｎに格納さ７ｔた画像データを読み出
して加算し、そのＪＪＩＩ ｎデータをメモリ３ｃのア
ドレスａ１に格納することを考えてみる。
ドレスａｌ−４−ｎに格納さ７ｔた画像データを読み出
して加算し、そのＪＪＩＩ ｎデータをメモリ３ｃのア
ドレスａ１に格納することを考えてみる。
画像データの加算処理は演算回路２にＪニジ行うが、こ
こで演算回路２れその処ｌ’ｌｌｊ時間としてＴ。
こで演算回路２れその処ｌ’ｌｌｊ時間としてＴ。
時間、かかるものとし、またその間にコントロー２１か
らのメモリ・アドレスがＮ変わるものとすると、もし、
メモリ、９ａ、ＪｂｅＪｃにアドレス変換回路が設けら
れていなけ扛ば、メモリコントローラｌはメモリ３ａに
対してアドレスａｉ、メモリ、？ ｂに対してアドレス
ａｌ＋ｎ、メモリ３Ｃに対して岐ａｔ−Ｎの３種類のメ
モリーアドレス全発生しなけ扛ばならない。
らのメモリ・アドレスがＮ変わるものとすると、もし、
メモリ、９ａ、ＪｂｅＪｃにアドレス変換回路が設けら
れていなけ扛ば、メモリコントローラｌはメモリ３ａに
対してアドレスａｉ、メモリ、？ ｂに対してアドレス
ａｌ＋ｎ、メモリ３Ｃに対して岐ａｔ−Ｎの３種類のメ
モリーアドレス全発生しなけ扛ばならない。
しかし、本装置では各々のメモリ３ａｌｔ？ｂ。
３Ｃにおけるアドレス変換回路についてそのセレクタ２
ノのスイッチＳＷによりメモリ３ａではセレクタ２ノの
出力値が零に、またメモリ３ｂでは出力値がｎに、また
、メモリ３ｃでは出力値がＮに斥る工う予め設定してお
き、加り′器２２にはメモリコントローラ１の出力する
メモリ書アドレス１１をぞれぞ扛与えると共にシフト景
セレクト信Ｒｋ与えて各セレクタ２ノ、ｃリスイツチＳ
ＷＫ 、Ｊ：る設定値をそれぞル出力させ、加η、器２
２に与え、同時にメモ’） 、？ ａ ｌ 、？ ｂで
は加算セレクト信号を、またメモリ３ｃでは減算セレク
ト信号音ｌｉえてＩＪＩＩ算器２２のキャリー入力端子
ＣＩＮに与えることによりセレクタ２１の出力とメモリ
・アドレスａｉとの加減算が成さｎ１メモリ３ａではａ
ｉが、またメモリ３ｂではａｌ−１−ｎが、そしてメモ
リ３ ｃではａｊ Ｎが各々加算器２２エリ得ら扛る
ことになシ、こ扛を実効アドレスとして各々アクセスに
用いる。
ノのスイッチＳＷによりメモリ３ａではセレクタ２ノの
出力値が零に、またメモリ３ｂでは出力値がｎに、また
、メモリ３ｃでは出力値がＮに斥る工う予め設定してお
き、加り′器２２にはメモリコントローラ１の出力する
メモリ書アドレス１１をぞれぞ扛与えると共にシフト景
セレクト信Ｒｋ与えて各セレクタ２ノ、ｃリスイツチＳ
ＷＫ 、Ｊ：る設定値をそれぞル出力させ、加η、器２
２に与え、同時にメモ’） 、？ ａ ｌ 、？ ｂで
は加算セレクト信号を、またメモリ３ｃでは減算セレク
ト信号音ｌｉえてＩＪＩＩ算器２２のキャリー入力端子
ＣＩＮに与えることによりセレクタ２１の出力とメモリ
・アドレスａｉとの加減算が成さｎ１メモリ３ａではａ
ｉが、またメモリ３ｂではａｌ−１−ｎが、そしてメモ
リ３ ｃではａｊ Ｎが各々加算器２２エリ得ら扛る
ことになシ、こ扛を実効アドレスとして各々アクセスに
用いる。
従って、メモリ・アドレスがａｉのとき、メモリ３ａか
らはａｌなるアドレスにおける記憶データが、またメモ
リ３ｂからはａｌ＋ｎなるアドレスにおける記憶データ
がそれぞｎ読み出さ扛て演算回路２に与えら扛、ここで
加算さ扛てその演算結果がＴｐ時間後にメモリ３Ｃに与
えらｎることに外る。
らはａｌなるアドレスにおける記憶データが、またメモ
リ３ｂからはａｌ＋ｎなるアドレスにおける記憶データ
がそれぞｎ読み出さ扛て演算回路２に与えら扛、ここで
加算さ扛てその演算結果がＴｐ時間後にメモリ３Ｃに与
えらｎることに外る。
Ｔ４時間経過の時点ではメモリコントローラ１の出力す
るメモリ・アドレスｉｊ ａ １ ＠−Ｎとなっている
が、メモリ３ｃにおけるアドレス変換回路の出力する実
効アドレスはａＩ−１−Ｎ工りＮだけ差し引いた値であ
るため、Ｊとなシ、演算結果はメモリ３Ｃの８１なるア
ドレスに格納さｎることになる。
るメモリ・アドレスｉｊ ａ １ ＠−Ｎとなっている
が、メモリ３ｃにおけるアドレス変換回路の出力する実
効アドレスはａＩ−１−Ｎ工りＮだけ差し引いた値であ
るため、Ｊとなシ、演算結果はメモリ３Ｃの８１なるア
ドレスに格納さｎることになる。
このように各メモリにアドレス変換回路を設けて予め与
えら扛た値だけメモリコントローラノの出力するメモリ
・アドレスに修ＥＥを加えてそのメモリの真に必要な実
効ア１０レス′ｆｇ：？！ｌる工うにしたため、メモリ
コントローラ１は基準となる単一のメモリ・アドレス金
順次発生するようにす扛ば良く、メモリコントローラ１
は構成が簡単で済むようになる。
えら扛た値だけメモリコントローラノの出力するメモリ
・アドレスに修ＥＥを加えてそのメモリの真に必要な実
効ア１０レス′ｆｇ：？！ｌる工うにしたため、メモリ
コントローラ１は基準となる単一のメモリ・アドレス金
順次発生するようにす扛ば良く、メモリコントローラ１
は構成が簡単で済むようになる。
また、本装置４はスイッチＳＷ全外部コントロール可能
な構成とす扛ば加減算セレクト信号及びシフト惜セレク
ト信号は外部、Ｃ９体えて実効アドレスの修正の有無の
制御を行うことができるので、各メモリ３ ｇ ＋ ３
ｂ 、 、１ ｃの各々必要なアドレスを任意に指定
することができる１、またメモリコントローラ１の出力
するメモリ・アドレスは参照のために用いるような形と
なるため、各メモリでｔまとのメモリ・アドレスに対す
る修正数と修正のタイミング全制御することで画像デー
タの授受対象となる邊・戊の動作速度に合わせて必要な
実効アドレスを得ることができる。
な構成とす扛ば加減算セレクト信号及びシフト惜セレク
ト信号は外部、Ｃ９体えて実効アドレスの修正の有無の
制御を行うことができるので、各メモリ３ ｇ ＋ ３
ｂ 、 、１ ｃの各々必要なアドレスを任意に指定
することができる１、またメモリコントローラ１の出力
するメモリ・アドレスは参照のために用いるような形と
なるため、各メモリでｔまとのメモリ・アドレスに対す
る修正数と修正のタイミング全制御することで画像デー
タの授受対象となる邊・戊の動作速度に合わせて必要な
実効アドレスを得ることができる。
尚、本発明（１上記し且つ１図面に示す実施例に限定す
ることなく、その要旨を変更しない範囲内で適宜変形し
て実施し得るものであり、例えばアドレスの修正［１（
シフト１１））會記憶する記憶手段を設けて、このｉ己
１．（５手段、［リアドレス修正曜ヲ読み出して加ｑ器
ＶＣ−りえるようにしても良く、この蝙合、記憶手段は
１ζＯＭ （リードオンリーメモリ）やＲＡＭ （ラン
ダムアクセスメモリ）或いｔ：１う、チなどｔ用いるこ
とができ、ゲ？にＲＡＭやラッチでは修正量のデー タ
ｋｚ任意に書き換え変更することができるので、θを川
（ｊｌ ｋより高くできる。
ることなく、その要旨を変更しない範囲内で適宜変形し
て実施し得るものであり、例えばアドレスの修正［１（
シフト１１））會記憶する記憶手段を設けて、このｉ己
１．（５手段、［リアドレス修正曜ヲ読み出して加ｑ器
ＶＣ−りえるようにしても良く、この蝙合、記憶手段は
１ζＯＭ （リードオンリーメモリ）やＲＡＭ （ラン
ダムアクセスメモリ）或いｔ：１う、チなどｔ用いるこ
とができ、ゲ？にＲＡＭやラッチでは修正量のデー タ
ｋｚ任意に書き換え変更することができるので、θを川
（ｊｌ ｋより高くできる。
以上詳述しｆ：、、Ｊ：うに本発明はそ７’Ｌ−どれ所
定容酸を持つ独立したｉｌ故１１１のメモリと、共１１
ｎのメモリ・アドレスＴＣＪＩＢ−、＋次発化するメモ
リコントローラど、ｉ’ｊｆｌ記各メモリ群にそｉ’Ｌ
そｊＬ対応して設けら才１１、所望の修正捕ヲ設定で〆
各ると共に与えら才］−る前記メモリ・アドレスに×・
ｊしこの（ｌｊｉ正；仕分修正し実効アドレスとしてメ
モリ群に与えるアドレス変換手段とエリ構成し、メモリ
コントローラより出力さｎた共通のメモリ・アドレスを
そ扛ぞれのアドレス変換手段に与えると共に各アドレス
変換手段では与えら扛た修正９分、このメモリ・アドレ
スに修正を加えて実効アト９レス全得、この実効アドレ
スにてメモリ群のアクセスを行うようにしたので、メモ
リコントローラは一つのメモリ・アドレス信号全発生す
ｆＬば後は各々のアドレス変換手段にエリ各々のメモリ
群の必要とする実効アドレスに変換さ扛るので多種のア
ドレス金一つのメモリコントローラにＬり発生させる工
うにした従来方式に比べ構成が簡単となり、また、前記
修正喰全制御すルコとに、［り各々のメモリ群の４要な
アドレスを任意に１（トることできるなどの特徴を有す
るメモリ装置全提供することができ７）。
定容酸を持つ独立したｉｌ故１１１のメモリと、共１１
ｎのメモリ・アドレスＴＣＪＩＢ−、＋次発化するメモ
リコントローラど、ｉ’ｊｆｌ記各メモリ群にそｉ’Ｌ
そｊＬ対応して設けら才１１、所望の修正捕ヲ設定で〆
各ると共に与えら才］−る前記メモリ・アドレスに×・
ｊしこの（ｌｊｉ正；仕分修正し実効アドレスとしてメ
モリ群に与えるアドレス変換手段とエリ構成し、メモリ
コントローラより出力さｎた共通のメモリ・アドレスを
そ扛ぞれのアドレス変換手段に与えると共に各アドレス
変換手段では与えら扛た修正９分、このメモリ・アドレ
スに修正を加えて実効アト９レス全得、この実効アドレ
スにてメモリ群のアクセスを行うようにしたので、メモ
リコントローラは一つのメモリ・アドレス信号全発生す
ｆＬば後は各々のアドレス変換手段にエリ各々のメモリ
群の必要とする実効アドレスに変換さ扛るので多種のア
ドレス金一つのメモリコントローラにＬり発生させる工
うにした従来方式に比べ構成が簡単となり、また、前記
修正喰全制御すルコとに、［り各々のメモリ群の４要な
アドレスを任意に１（トることできるなどの特徴を有す
るメモリ装置全提供することができ７）。
４、図面の１７ｎ １１’−シγ説明
第１図し１本発明の一実施例全７■＜すブロック図、第
２図はアドレス変更回路の一例金示すノロツク図である
。
２図はアドレス変更回路の一例金示すノロツク図である
。
１・・・メモリコントローラ、２・・・演算回路、３ａ
ｒ、９ ｂ 、 、？ ｃ・・・メモリ、２Ｉ・・・セ
レクタ、２２・・・加つγＮ路、ｆ；Ｗ・・・スイッチ
。
ｒ、９ ｂ 、 、？ ｃ・・・メモリ、２Ｉ・・・セ
レクタ、２２・・・加つγＮ路、ｆ；Ｗ・・・スイッチ
。
出願入代り人 弁理士 鈴 江 武 彦ｔｔｓ１ 図
Claims (4)
- （１）そｎぞれ所定容耽全持つ独立した複数群のメモリ
と、共通のメモリ・アドレスを順次発生するメモリコン
トローラと、前記各メモリ群にそＩｔぞ扛対応して設け
らイエ１所望の修正量を設定できると共に与えらｎる前
記メモリ・アドレスに対しこの修正擾分、修正しこＱｆ
実効アドレスとして対応するメモリ群に与えるアドレス
変換手段とより構成したこと全特徴とするメ゛ モリ
装置。 - （２） アドレス変換手段における修１［目：設定は
スイッチにより１１αの設定を行う設定手段を用いるこ
とを特徴とする特許請求の範囲第１項記載のメモリ装；
４゜ - （３） アドレス変換手段におけるＩｌｌ ＋ｈ ’ｉ
ｉｉ、’設定は修正量データを記憶させた記憶手Ｉ々を
用い、この記憶手段エリ読み出した所望の修１Ｆ→デー
タをキリ用すること全特徴とする特許、１〜求の範囲第
１項記載のメモリ装置。 - （４） 記憶手段は修正量データ全ｎき変え可能とす
ることを特徴とする特許請求の範囲第３項記載のメモリ
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16542982A JPS5956277A (ja) | 1982-09-22 | 1982-09-22 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16542982A JPS5956277A (ja) | 1982-09-22 | 1982-09-22 | 記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5956277A true JPS5956277A (ja) | 1984-03-31 |
| JPH0471222B2 JPH0471222B2 (ja) | 1992-11-13 |
Family
ID=15812254
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16542982A Granted JPS5956277A (ja) | 1982-09-22 | 1982-09-22 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5956277A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60124785A (ja) * | 1983-12-09 | 1985-07-03 | Fujitsu Ltd | 画像処理装置 |
| JPS62271180A (ja) * | 1986-05-20 | 1987-11-25 | Sony Corp | デ−タ処理装置 |
| JPS6334658A (ja) * | 1986-07-29 | 1988-02-15 | Sharp Corp | 画像処理用ｄｍａコントロ−ラ |
| JPS6334659A (ja) * | 1986-07-29 | 1988-02-15 | Sharp Corp | 画像処理用ｄｍａコントロ−ラ |
Citations (3)
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| JPS559298A (en) * | 1978-06-29 | 1980-01-23 | Burroughs Corp | External data store memory device |
| JPS5587357A (en) * | 1978-12-23 | 1980-07-02 | Toshiba Corp | Memory circuit device |
-
1982
- 1982-09-22 JP JP16542982A patent/JPS5956277A/ja active Granted
Patent Citations (3)
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| JPS62271180A (ja) * | 1986-05-20 | 1987-11-25 | Sony Corp | デ−タ処理装置 |
| JPS6334658A (ja) * | 1986-07-29 | 1988-02-15 | Sharp Corp | 画像処理用ｄｍａコントロ−ラ |
| JPS6334659A (ja) * | 1986-07-29 | 1988-02-15 | Sharp Corp | 画像処理用ｄｍａコントロ−ラ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0471222B2 (ja) | 1992-11-13 |
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