JPS5854472A - 画像処理装置及び方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は、画像処理装置および寸法、より詳細には簡
易化した画像処理装置および方法に関するものである。

画像処理は、画像の強調、画素の補間、適応しきい値判
定などの諸機能を含むことが多い。これらのいろいろな
機能を遂行する方法は、先行技術の中で洗練されてきた
。しかし、これらの方法はすべて、共通する要素をもっ
ている、すなわち隣接する画素から集められた情報に基
づいて一つの画素についである判定がなされる。これら
の方法を遂行する回路は、アナログまたはデジタル手段
のいずれかで提供されよう。デジタル手段を選ぶ場合に
は、一般に、回路は、画素を記憶させるための数個のデ
ジタル・シフト・レジスタと、算術的演算をするための
加算器、乗算器および比較器から構成される。このデジ
タル回路は全く複雑になり、したがって高価なものにな
る。大規模集積（Ｌ、Ｓ、Ｉ）回路技術を使って処理回
路を実現することができるけれども、高価であることと
、比較的ない。

特許請求の範囲に駅載されて（・るように、この発明は
、画像処理回路を記憶装置で首き換えることにより、必
要な回路構成部品の数を減らし、かつ４ｉａ８置の経済
性を高めて、上記の問題を解決せんとするものである。

詳しく言うと、この発明は、数個の隣接する画素につい
ての各種の画像処理操作の結果を記憶させる記憶手段と
、処理しようとする画素を含む未処理の入力画素のあら
かじめ定めた組合せをアドレスとして使って処理すべき
各画素に対己前記言ｅ憶手段をアドレスして各画素につ
いて処理された画素出力を提供する手段とを有する、画
像の画素な処理する画像処理袋★を提供するものである
。

さらに、この発明は、不連続の所定の画素イーを記憶装
置に記憶させること及び処理しようとする画素を含む未
処理の曲１素のあらかじめ定めた組合せを使って記憶装
置をアドレスし、そのアドレスにしたがって、記憶装置
に処理中の画素に対しする画素値を出力させること、か
ら成る画像の画素を処理する方法を提供するものである
。

次に、この発明の画像処理装置１０が記載されている第
１図について説明する。装置１０は、多段シフト・レジ
スタ・パンク１５の第一段１４−１にデジタル形式の画
像信号すなわち画素を入力するための入力母線１２を有
している。理解されるように、画像の画素は適当なソー
スたとえば記憶装置、ラスク入力走査装響等から得るこ
とができ、通常アナログ画像信号は、画像処理装置ｉｏ
へ入力°する前に１適当な手段（図示せず）によってグ
レー・レベルの多ビット・デジタル表示に変換される。

図示実施例の場合には、各画素を表わすのに、ダビット
・デジタル入力を用（・ているが、代りに他の画素ビッ
ト表示を使うこともできよう。

図示実施例では、シフト・レジスタ・）ぐンク１５は、
三つのシフト・レジスタ段１４−１゜１４−２，１４−
３をもっている。シフト・レジスタ段１４−１．１４−
２．１４−３はそれぞれそこを通過する画素の流れに１
画素の遅延を与えるので、検定中の画素（ここでは、画
素Ｐ、）は、どの瞬間においてもシフト・レジスタ段１
４−２に置かれるが、シフト・レジスタ段１４−１と１
４−３は隣接する画素Ｐ２とＰ。をそれぞれ保持する。

シフト・レジスタ段は、母線１２によって＼ 連続して結合されている。シフト・レジスタ・／（ンク
１５は、３個のシフト・レジスタ段１４−１゜１４−２
．１４−３から成るように図示しであるが、７個または
それ以上のシフト・レジスタ段は容易に計則することが
できよう。さらに、処理する画像の画素シま、図のよう
にしないで、シフト・レジスタ段のどれかひとつに置く
こともできよう。

適当な記憶装置たとえばＲＯＭ　２０が設けられている
。ここに記載した実施例では、ＲＯＭ　２０は、不連続
のしきい（ｉ７４の両累仙を記憶、する場Ｆ９ｒとして
の役目をする。理解されるであろうが、ＲＯＭ　２０内
の不連続のしき（・値の各々には、各画素のアドレスに
よって表わされる画像の内容に相応して、踵なるアドレ
スが割り当てられる。しかしながら、この分野の専門家
にはわかるであろうが、ＲＯＭ　２０は必要な画像処理
操作の結果、たとえば前述のしきい値判定、あるいは画
像の強調、画像の補間、適応しきい値判定等の結果を記
憶することができる０ データ母線１２には、一連のアドレス・リード線２２−
１．２２−２．２２−３　；２４−１．２４−２．２４
−３．２４−４　；２６−１．２６−２．２６−３が接
続されており、リード線２２−１．２２−２．２２−３
はシフト・レジスタ段１４−１の出力側に接続され、リ
ード線２４−１．２４−２．２４−３．２４−４はシフ
ト・レジスタ段１４−２の出力側に接続され、リード線
２６−１．２６−２．２６−３はシフト・レジスタ段１
４−３の出力側に接続されている。

これらのアドレス・す゛−ド′線はＲＯＭ　２　（）の
連続スる入力端子２０−０．２０−２、・・・・・・２
０−９に接続されていて、シフト・レジスタ・クロック
１５への画素人力によってＲＯＭ　２０をアドレスする
ことができる。ＲＯＭ　２０の出力端子にはビデオ出力
母、線３５が接続されており、母線３５はＲＧＩＡ　２
０による画素値出力を適当な使用側たとえば記憶蓄音、
ラスク出力走査装置等へ供給する役目をする。

シフト・レジスタ・バ／り１５を通じて処理される画素
な刻時するため画素クロック信号を発生する適当な画素
クロック３９が設置−されており、クロック３９の出力
は、り′ロック・リード線４１によってシフト・レジス
タ段１４−１１１４−２．１４−３のクロック端子に接
続されている。

次に、°動作について駁明する。母線１２に対する画像
の画素は、クロック３９よりの画素クロック信号によっ
てシフト・レジスタ・７９ンク１５のシフト・レジスタ
段１４−１１１４−２．１４−３に連続的に刻時される
。説明したように、図示実施例では、処理中の一１素（
ここでは、画素Ｐ、）はシフトパレノスタ段１４−２に
置かれ、同時にシフト・レジスタ段１４−１．１４−３
は隣接する画素（すなわち、画素Ｐ２、Ｐｏ）を保持す
る。各画素クロック・ノｅルスにおいて、シフト・レジ
スタ段１４＝１１１４−２．１４−３の出力側に現われ
るビット値はアドレス・リード線２２−１゜２２−２、
２２−３．　２４−１．　２４−２．２４−３、２４−
４．　２６−１　、２６−２．２６−３を通じてＲＯＭ
　２０の入力端子に入力される。ここで、ビット値は協
同して７個のアドレスを形成し、出力母線３５に処理中
の画素すなわち画素Ｐ、についての画素値を提供するよ
うＲＯＭ、２０をアドレスする。

ＲＯＭ　２０内の画素値は適当な方法、すなわち計算、
所定のテスト・ターグットを走査することによって得る
ことができる。たとえば、ＭＩＸの加重関係は次表のよ
うに設定することができる。画素はＯ（すなわち、黒）
から／ｊ（すなわち、白）の範囲の値を有し、数字の間
は灰色のさまざまな明暗を表わすものと仮定すると、さ
まざまな可能性のある画素のアドレスの１ｇ４介せに対
しＲＯＭ　２０に記憶させる値は、もし ／、ｊ　Ｐ、−〇−ｉｌ　！ｆ　（Ｐｇ　＋　Ｐ２）　
＞ざならば、母線３５へのＲＯＭ　２０の出力は正しい
という関係から決めることができる。

ＲＯＭ２０　　　画　素　　加重値 ２０−ＯＰ、　　　　　１ ２０−Ｉ　　　　Ｐ、　　　　　２ ２０−２　　　　Ｐ、　　　　　４ ２０−３　　　　Ｐ、　　　　　８ ２０−４　　　　Ｐｏ２ ２’０−５　　　　Ｐｏ４ ２０−６　　　　Ｐｏ８ ２０−７　　　　Ｐ２　　　２ ２０−８　　　　Ｐ２４ ２０−９　　　　Ｐ２’　　　　８ ＲＯＭ　２０の大きさは、理解されるであろうが、要求
された画像処理の制約を満すように選定され、画一のグ
レー・レベルの区別を多くまたは少なくしたければ、増
すことも減らすこともできる。同様ニ、シフト・レジス
タ・バンク１５の大きさは、多数の隣接画素を関係させ
るよう変えることができる。理解されるであろうが、隣
接する画素に与えられる加重値は処理中の画素に与えら
れる加重値に等しくなくてもよい。

第一図に示した実施例では１．ＲＯＭ４０の形式の第二
の配憶装置が設置されており、同じような構成部品には
同じ参照番号が付されている。母線へのＲＯＭ　２０の
出力は、ＲＯ１ｌＡ４．０の入力端子のびとつ４０−０
へ送られる。ＲＯＭ　２０の出力は、この実施例の場合
、アドレスとして作用する。第二の入力母線４２は、他
の入力からＲＯＭ　４０へ追加のアドレス情報を提供す
る。この追加のアドレス情報は、たとえば追加の隣接画
素であってもよい。

ＲＯＭ　４０の出力は、追加のソースからの画像情報の
ほかにＲＯＭ　２０からのアドレス情報入力に関する画
素値を含んでおり、母線４４を通じて使用側へ出力され
る。

以上説明した処理装置は、必要な部品数が少なく、より
経済的であり、装置のプログラミングが　。

容易である。

開示した実施例について米発明を説明したが、本発明は
記載した細部に限定されるものではなく、特許請求の範
囲に入れることができる修正または変更を包含している
ものと考える。

【図面の簡単な説明】

第１図はこの発明に係る画像処理装置の詳細を示す略図
、および 第２図は複数の配憶装置を用いた別の画像処理装置の詳
細を示す略図である。 図中、主要な要素の参照番号は下記の通りである０ １０・・・・・・画像処理装置、　　１２・・・・・・
入力母線、１４−１．１４−２．１４−３・・・・・・
シフト・レジスタ段、　　１５・・・・・・多段シフト
・レジスタ・バンク、　　２０・・・・・・ＲＯＭ、　
　　２２−１１２２−２．２２−３．２４−１，２４−
２．２４−３．２４−４．２６−１，２６−２．２６−
３・・・・・・アドレス・リード線、　　３５・・・・
・・ビデオ出力母線、３９・・・・・・画素クロック、
　４０・・・・・・ＲＯＭ。 ４１・・・・・・クロック・リード線、　４２・・・・
・・第二の入力母線、　４４・・・・・・出力母線。 Ｆ／Ｇ１ ２

Claims (5)

【特許請求の範囲】
1. （１）不連続の画素処理値を記憶する記憶装置を設け、
   アドレスとして、処理しようとする画素を含む画素のあ
   らかじめ定めた組合せを使って各画素に対する画素処理
   値を提供するよう前記記憶手段をアドレスする手段を設
   けたことを特徴とする、画素を処理するための画像処理
   装置。
2. （２）前記アドレス手段が、前記画素をアドレスに変換
   する少なくとも７個のシフト・レジスタを有しているこ
   とに特徴がある特許請求の範囲第１項記載の装置。
3. （３）　　前記記憶手段が第−及び第二記憶装置がら成
   っていて、前記アドレス手段が前記画素処理値を提供す
   るよう前記第一記憶装置の出力で前記第二記憶装置をア
   ドレスする手段を含んでいることを特徴とする特許請求
   の範囲第１項記載の装置。
4. （４）不連続の所定の画素値を記憶装置に記憶させ、処
   理しようとする画素を含む未処理の画素のあらかじめ定
   めた組合せを使って前記記憶装置をアドレスし、前記ア
   ドレスにしたがって処理中の画素に対する画素値を前言
   １記憶装置に出力させることを特徴とする画像処理方法
   。
5. （５）前記不連続の画素値を少なくともλつの記憶場所
   に記憶させ、未処理の画素のあらかじめ定めた第一の組
   合せを使って第一の記憶場所をアドレスし、前記第−の
   配憶場所の画素値出力を含む画素のあらかじめ定めた第
   二の組合せを使って第二の記憶場所をアドレスすること
   を特徴とする特許請求の範囲第グ項記載の方法。