JPS62292080A - トランスバ−サルフイルタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ３、発明の詳細な説明 ［発明の目的］ （産業上の利用分野） この発明は、特にテレビジョン信号処理に適したトラン
スバーサルフィルタに関する。

（従来の技術） 近年テレビジョン信号をデジタル化し、トランスバーサ
ルフィルタにより信号処理を行なう技術が発展してきて
いる。

第８図は、トランスバーサルフィルタを利用したテレビ
ジョン信号の波形等什器である。入力端子１０のアナロ
グビデオ信号はアナログデジタル変換器１１でデジタル
ビデオ信号に変換され、デジタルビデオ信号ＤＶＩはト
ランスバーサルフィルタ１２を構成する乗算器ＭＴＩ〜
Ｍ　Ｔ　ｎに入力される。各乗算器ＭＴＩ〜ＭＴｎの出
力は複数直列接続された遅延索子りの各出力と係数乗算
出力とを合成するための加算器Ａに供給される。

このトランスバーサルフィルタ１２の出力ＤＶ２は、デ
ジタルアナログ変換器１６に入力されアナログ変換され
、出力端子１７に導出される。

またデジタルアナログ変換器１６の入力側の信号は、ト
ランスバーサルフィルタ１２のタップ利得を制御するた
めのタップ利得制御回路１８に入力される。このタップ
利得制御回路１８は、前記トランスバーサルフィルタの
出力ＤＶ２と基準信号メモリ２０の出力との減算処理を
行なう減算器１９と、この減算器１９の出力を用いてト
ランスバーサルフィルタのタップ係数を制御するタップ
係数制御回路２１とを有する。このタップ係数制御回路
２１の出力は、タップ係数メモリ１３に人力される。こ
のタップ係数メモリ１３の出力は、各対応する乗算器Ｍ
ＴＩ〜Ｍ　Ｔ　ｎに供給される。

上記のトランスバーサルフィルタを用いた波形等什器は
、テレビジョン信号の中に含まれる基準パルスと、基準
信号メモリ２０内の基準信号が等しくなり、両者の減算
出力が減算器１９で零となるように動作する。即ち、基
準パルスと基準信号との比較の結果、減算器１９の出力
が存在することは、波形に歪みが有るものとして判断し
、この減算器１９出力が減少するように乗算器ＭＴＩ〜
ＭＴｎの係数を修正する。基準パルスは、テレビジョン
信号の垂直帰線期間に含まれており、この基準パルスが
到来する度にタップ係数が修正される。

（発明が解決しようとする問題点） ところで第８図のシステムを集積化しようどした場合、
最も問題となるのは、乗算器である。

通常、テレビジョン信号処理には、８ビツト×８ビツト
入力で、１０ＭＨｚ以上のクロックレートで動作する乗
算器が要求されるが、このような乗算器は非常に多くの
素子数を必要とし、現在の集積化技術では必要とする数
の乗算器１をチップに集積化することは困難がある。一
般にトランスバーサルフィルタを集積化する際に用いら
れる手法としては、少数の乗算器を時分割で使用する方
法が広く利用されるが、テレビジョン信号のような高速
信号では適用が困難である。乗算器をチップ上で小形化
する１つの手段としては、入力信号に対して所定の係数
を与えるデータを予めメモリに記憶させておき、入力信
号に対応させて記憶信号を読み出す方法が考えられる。

しかし、この方法の場合、係数を変更する必要が生じた
場合、メモリの内容を書換えることになるが、その書換
え処理をマイクロコンピュータにより行なうとその処理
時間が長く必要であり、またシステムの費用も大きくな
る。

そこでこの発明では、トランスバーサルフィルタの係数
器にメモリを用いたとしてもその内容の書換えが高速で
あり、また構成も簡単なトランスバーサルフィルタを提
供することを目的とする。

［発明の構成］ （問題点を解決するための手段） この発明では上記の目的を達成するために、遅延回路と
、係数器と、加算器とを具備したトランスバーサルフィ
ルタにおいて、前記係数器に乗算係数を供給する手段と
して、乗算すべき係数を記憶するためのメモリと、この
メモリの係数を書換えるためにその書込みアドレスを発
生するカウンタ手段と、このカウンタ手段の前記アドレ
ス発生に伴う信号を用いてメモリに記憶すべきデータを
発生する手段とを設けるものである。

（作用） 上記のように、係数メモリを用いこのメモリのデータを
書換える場合には、メモリのアドレスカウンタ手段の動
作に伴う信号を書込みデータの発生にも用いるので、簡
単な手段でしかも高速でメモリのデータ書換えが可能と
なる。

（実施例） 以下この発明の実施例を図面を参照して説明する。

第１図はこの発明の一実施例であり、入力端子３０には
アナログビデオ信号が供給され、この信号はアナログ・
デジタル変換器３１によりデジビデオ信号に変換され、
この発明の特徴とする係数回路ＭＴＩ〜Ｍ　Ｔ　ｎに供
給される。係数回路ＭＴＩ〜ＭＴｎは同様な構成である
から、係数回路ＭＴＩのみを具体的に示し、他の回路は
ブロックにより示している。各係数回路ＴＭ２〜Ｔ　Ｍ
　ｎの出力は遅延素子の間に接続された加算器Ａに供給
される。遅延素子りと加算器Ａは交互に直列接続され、
加算器Ａは前段の遅延素子出力と係数回路からの出力と
を加算し、次段の遅延素子に供給するように作用する。

そして最終段の加算器Ａの出力は、デジタル・アナログ
変換器３２に供給されアナログビデオ信号に変換され、
出力端子３３に導出される。

最終段の加算器Ａの出力は、タップ利得制御回路３４に
導入される。このタップ利得制御回路３４では、ビデオ
信号の中に含まれる基準パルスと、予め記憶されている
基準信号との比較が行われ、その誤差信号が取出される
。そしてこの誤差信号にもとづいてトランスバーサルフ
ィルタの係数が算出される。この係数は、タップ係数メ
モリ３５により読み出される。このタップ係数メモリ３
５の係数Ｃは、係数回路ＭＴＩ〜Ｍ　Ｔ　ｎに供給され
る。これにより各係数回路ＭＴＩ〜Ｍ　Ｔ　ｎの係数が
決り、波形等化が得られる。

この発明は、係数回路の構成およびその係数の設定の方
法に特徴を有するので、係数回路ＭＴＩを代表して説明
する。

係数回路ＭＴＩは、スイッチ４１．このスイッチ４１の
出力によりアドレスが指定されるメモリ（ＲＡＭ）４３
、このメモリ４３の入力出力データ路を形成するスイッ
チ４２を有する。スイッチ４１は、その一方の入力端子
４１ａにはアドレス力ウタ５０からのアドレスデータが
供給される。

またこのスイッチ４１の他方の入力端子４１ｂには、ア
ナログ・デジタル変換器３１の出力が供給される。スイ
ッチ４１は、メモリ４３の内容を書換えるときは信号端
子４１ａを選択し、波形等化動作が行われるときは入力
端子４１ｂを選択する。

また先のスイッチ４２ｂは、メモリ４３の内容を書換え
るときは入力端子４２ａを選択し、波形等価動作を行な
うときには出力端子４２ｂを選択してメモリ４３の内容
を遅延回路側に供給する。

上記のメモリ４３の内容を書換える場合は、スイッチ４
１．４２は端子４１ｇ、４２ａ側にそれぞれ接続される
。アドレスカウンタ５０の出力は、スイッチ４１ａを介
してメモリ４３のアドレス指定端子に供給され、またこ
のアドレスデータは乗算器５１にも供給される。この乗
算器５１にはタップ係数メモリ３５の出力が供給されて
いる。従ってこの乗算器５１は、係数Ｃに、アドレスデ
ータを乗じた値を出力し、このデータは、メモリ４３に
書込まれる。

メモリ４３が今、例えば第２図に示すようなアドレス“
０００°〜“１１１”を有するものとし、係数Ｃが与え
られたとすると、メモリ４３の記憶データは０、ＩＣ，
２Ｃ，３Ｃ〜７Ｃのようになる。

これは係数Ｃに対して、アドレスが乗算されることで記
憶データが作製されることによる。この記憶データの更
新は、垂直帰線期間に行われる。このようにデータが記
憶され、スイッチ４１．４２がそれぞれ端子４１ｂ、４
２ｂ側に切換えられると、今度は、メモリ４３のアドレ
スは入力信号により指定されることになる。つまり、入
力信号のレベルがアドレスＯの場合は、データ０が出力
され、入力信号のレベルがアドレス３の場合はデータ（
３ＸＣ）が出力される。このように本システムでは、従
来の乗算器部に、メモリを用いた係数回路を使用するも
のである。

上記の説明では、係数回路ＭＴＩのみについて説明した
が、他の係数回路ＭＴ２〜Ｍ　Ｔ　ｎも同様な構成であ
る。従って、例えば次の係数回路Ｍ　Ｔ２のメモリの内
容が書換えられるときは、この係数回路ＭＴ２内部のバ
ッファ回路がオンされ、またこの係数回路ＭＴ２に与え
るべき係数Ｃが係数メモリ３５から読み出され、乗算器
５１に供給される。このように各係数回路のメモリの内
容は順次書換えられて行く。尚、各係数回路のバッファ
回路やスイッチは、ビデオ信号に同期した各種のタイミ
ングパルスを発生するシステム制御回路３６により制御
される。

第３図はこの発明の他の実施例である。上記の実施例は
係数回路のメモリの内容を書換える場合に、係数メモリ
からの係数Ｃとアドレスカウンタからのアドレスとを乗
算器で乗算して記憶データを作製したが、第３図のよう
にアドレスカウンタ５０で用いるクロックを利用し、係
数Ｃを累積器５３で累積加算して記憶データを作製する
ようにしてもよい。

第３図において、係数Ｃはラッチ回路５２にラッチされ
、累積器５３に入力される。この累積器５３は、加算器
５４、ラッチ回路５５で構成され、ラッチ回路５５はア
ドレスカウンタ５０のクロックで駆動される。この実施
例の場合も先の実施例と同様な効果を得ることができる
。なお他の部分は先の実施例と同口であるから先と同一
符号を付しては説明は省略する。

第４図は更に他の実施例であり、数表現として２の補数
を用いている。係数として正、負がある場合にこの係数
を自動的に発生してメモリに記憶させて行くシステムで
ある。

係数メモリ３５からの係数はラッチ回路６０に供給され
る。このラッチ回路６０の出力は、スイッチ６１の入力
端子６１ａを介して加算器６２に入力されこの加算器６
２の出力は、ラッチ回路６３に入力される。このラッチ
回路６３の出力は、スイッチ６４の端子６４ａを介して
メモリ４３に接続されたスイッチ４２に供給される。ま
たラッチ回路６３の出力は、スイッチ６６の入力端子６
６ａに供給されると共にインバータ６５を介してスイッ
チ６６の入力端子６６ｂに供給される。

そしてこのスイッチ６６の出力が前記加算器６２に供給
される。

この回路は、係数Ｃを累積することにより、記憶データ
を発生する。この場合もラッチ回路６３は、アドレスカ
ウンタ５０で用いるクロックにより駆動される。しかし
この回路の場合、クロックはスイッチ６８を介して供給
されている。また、アドレスカウンタ５０の内容は比較
器６７において所定のデータと比較される。この所定の
データは、アドレスカウンタ５０の例えば中間値と等し
く設定されている。そして、この比較器６７は、所定デ
ータとアドレスカウンタ５０の内容が一致したときに一
致パルスを出力し、前記スイッチ６１．６４，６６．６
８を制御する。スイッチ６１は、一致パルスにより端子
６１ｂを選択した時に下位ビット１を出力する。またス
イッチ６６は端子６６ｂを選択し、このときのラッチ回
路６３の出力の反転出力を加算器６２に供給する。

従って、今、第５図に示すように、アドレスが４ビツト
の場合アドレスカウンタ５０が“１０００”になったと
きに一致パルスが得られるように設定しておけば、一致
パルスによりスイッチ６４は端子６４ｂを選択し、オー
ル“０”を出力する。一方スイッチ６６．６１はそれぞ
れ端子６６ｂ、６１ｂに切換えられるので、ラッチ回路
６３の出力″００１１１０“を反転したデータ“１１０
００１″に“１”を加算したデータ“１１００１０“が
ラッチ回路６３にラッチされ、これがメモリ４３に送ら
れることになる。つまり第５図には、アドレスカウンタ
５０のアドレスと、これに対応する１０進値、およびメ
モリ４３に記憶されるデータとこれに対応する１０進値
を示しているが、上記のように一致パルスが得られたと
きの動作は、アドレス７〜０〜＝７の間である。この後
は、アドレスカウンタ５０のカウントが進むにつれて、
第５図のようにデータも変化され２の補数表現に対応し
たデータを発生することができる。

更に第６図はこの発明の他の実施例であり、第７図はそ
の動作タイミングを示す波形図である。

今までの実施例と同じ部分には同じ符号を付して説明す
る。デジタルビデオ信号は入力端子７０に供給されミ　
トランスバーサルフィルタのタップ係数の修正期間（垂
直帰線期間）は、遅延回路７２を介してスイッチ７１の
端子７１ｂを通り導出される。この期間は、波形等化は
行われないが、映像には関係のない期間であるから問題
はない。この期間は第７図に示すクロックΦＭがハイレ
ベルの期間である。またこの期間はクロックΦＨはイン
バータ７３を介してバッファ回路７４をオフし、バッフ
ァ回路７５．７６をオンする。従ってこの期間は、アド
レスカウンタ５０の出力がトランスバーサルフィルタの
メモリ４３１〜４３ｎに入力可能である。更に累積器５
３の出力も各メモリ４３１〜４３ｎのデータ入力端に入
力可能である。

タップ利得制御回路３４では、第１図、第３図で説明し
たようにビデオ信号の中の基準パルスと、予め用意して
いた基準信号との誤差分が小さくなるようにタップ係数
メモリの係数を指定する。即ち、タップ係数メモリ３５
は、クロックΦＣ（第７図に示す）のタイミングでタッ
プ係数データを出力し、このデータはラッチ回路５２で
ラッチされ累積器５３に送られる。累積器５３とアドレ
スカウンタ５０は、最初はクロックＣＬＨによりクリア
されている。そしてクロックΦＡが来る度にアドレスは
“１”増加する。第７図の期間ＴＮＡは例えばメモリ４
３１のアドレスの全てを指定する期間である。この期間
は、シフトレジスタ７７によりクロックΦＣＬが出力さ
れ、このメモリ４３１のみが書換え可能となっている。

この期間ＴＮＡが経過すると、クロックＣＬＨによりア
ドレスカウンタ５０は再びクリアされ今度は、次のメモ
リ４３２のアドレスデータを発生する。このように、順
次垂直帰線期間内に全てのメモリの係数データの書込み
が行われる。

［発明の効果］ 上記したようにこの発明は、トランスバーサルフィルタ
の係数器にメモリを用い、その内容の書換えが高速であ
り、また構成も簡単なトランスバーサルフィルタを提供
することができ、トランスバーサルフィルタの小形化お
よび集積化のときの１チツプ化に寄与できる。

【図面の簡単な説明】

第１図はこの発明の一実施例を示す回路図、第２図は第
１図の回路の一部とその記憶内容を説明するための説明
図、第３図、第４図はそれぞれこの発明の他の実施例を
示す回路図、第５図は第４図の回路の動作を説明するの
に示した説明図、第６図はこの発明のさらに他の実施例
を示す回路図、第７図は第６図の回路の動作を説明する
のに示した波形図、第８図は従来のトランスバーサルフ
ィルタを示す回路図である。　Ｄ・・・遅延素子、Ａ・
・・加算器、ＭＴＩ〜ＭＴｎ・・・係数器、４３・・・
メモリ、５０・・・アドレスカウンタ、５１・・・乗算
器、５２・・・ラッチ回路、５３・・・累積器、６７・
・・比較器。 出願人代理人　弁理士　鈴江武彦 第２図

Claims (3)

【特許請求の範囲】
1. （１）遅延素子と、係数器と、加算器とを具備したトラ
   ンスバーサルフィルタにおいて、前記係数器に乗算係数
   を供給する手段として、乗算すべき係数を複数記憶する
   ためのメモリと、このメモリの係数を書換えるためにそ
   の書込みアドレスを発生するカウンタ手段と、このカウ
   ンタ手段が前記メモリのアドレスを指定するのに呼応し
   て前記メモリに記憶すべきデータを発生する手段とを具
   備したことを特徴とするトランスバーサルフィルタ。
2. （２）前記メモリに記憶すべきデータを発生する手段は
   、前記カウンタ手段に同期して前記データを発生する乗
   算器を用いたことを特徴とする特許請求の範囲第１項記
   載のトランスバーサルフィルタ。
3. （３）前記メモリに記憶すべきデータを発生する手段は
   、前記カウンタ手段のクロックに同期して入力を累積し
   て前記データを発生する累積器を用いたことを特徴とす
   る特許請求の範囲第１項記載のトランスバーサルフィル
   タ。