JPS5945577A - 画像メモリアドレシング方式 - Google Patents
画像メモリアドレシング方式Info
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- JPS5945577A JPS5945577A JP15598782A JP15598782A JPS5945577A JP S5945577 A JPS5945577 A JP S5945577A JP 15598782 A JP15598782 A JP 15598782A JP 15598782 A JP15598782 A JP 15598782A JP S5945577 A JPS5945577 A JP S5945577A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、画像処理装置等において、その画像データ格
納用の画像メモリについて特定画素に関して当該周辺（
＠接）画素の参照を行う場合のアドレス生成を経済的に
高速で行うだめの画像メモリアドレソング方式に関する
ものである１゜〔従来技術〕 従来の画像メモリアドレ／ング方式は、例えば、単なる
レジスタをメモリアドレスレジスタとして用い、これに
画像メモリのアドレスをセントしてバッファへ所望の画
像データを読み出すようにしていた。
納用の画像メモリについて特定画素に関して当該周辺（
＠接）画素の参照を行う場合のアドレス生成を経済的に
高速で行うだめの画像メモリアドレソング方式に関する
ものである１゜〔従来技術〕 従来の画像メモリアドレ／ング方式は、例えば、単なる
レジスタをメモリアドレスレジスタとして用い、これに
画像メモリのアドレスをセントしてバッファへ所望の画
像データを読み出すようにしていた。
そのため、上記メモリアドレスレジスタの内容を更新す
るには、演算回路（いわゆるＡ、 Ｌ Ｕ ）によって
加減算を行う必要があり、その演算処理プログラムが複
雑となるので、アドレス更新処理と他の画像データ処理
とを並列に行うことができず、全体の処理速度を一定限
度以上に上げることができなかった。
るには、演算回路（いわゆるＡ、 Ｌ Ｕ ）によって
加減算を行う必要があり、その演算処理プログラムが複
雑となるので、アドレス更新処理と他の画像データ処理
とを並列に行うことができず、全体の処理速度を一定限
度以上に上げることができなかった。
なお、このような問題点を除くために工夫された例とし
て、所望範囲の画面について各画素対応に各独立の画素
メモリを設け、それに対するデータ設定回路、読出し回
路によシ、上記画面全体を」二、下、左、右に移動せし
めて画像データ処理を行うようにした方式もある。
て、所望範囲の画面について各画素対応に各独立の画素
メモリを設け、それに対するデータ設定回路、読出し回
路によシ、上記画面全体を」二、下、左、右に移動せし
めて画像データ処理を行うようにした方式もある。
これは、上記画素メモリに経済的な集積メモリを使用す
ることができないために装置を大形化するばかりでなく
、上記データ設定回路、読出し回路に必要な特別な機能
の付加とともに装置全体を高価なものとしていた。
ることができないために装置を大形化するばかりでなく
、上記データ設定回路、読出し回路に必要な特別な機能
の付加とともに装置全体を高価なものとしていた。
本発明の目的は、上記した従来技術の欠点をなくシ、画
像メモリに格納された画像データを読み出して所定の画
像デーぞ処理を行う画像処理装置において、任意の注目
画素の各隣接画素について上記画像メモリに対するアド
レ／ングを高速に行うことができる経済的な画像ノ＋リ
ブトレンツク方式を提供することにある３゜ 〔発明の概要〕 本発明に係る画像メモリアトし／ング方式の構成は、所
望の画面について所定画素数で走査をし、その各画素デ
ータを走査順に格納しうる画像メモリを具備し、所望の
画素に関するアドレ／ングを行い、その画素データの書
込み・読出しをして、所望の画像データ処理を行う機能
を有する画像処理装置において、注目画素について、そ
の同一走査線上の直前および直後の画素、ならびにその
走査線の直前および直後の走査線上の同一位置の画素の
いずれかまだはすべてに関し、イックリメント・デクリ
メント指定に応じ１．−１−記者隣接画素のアドレス生
成のためのデクリメントおよびインクリメントが可能な
インデックスレジスタを画像メモリに対するアドレスレ
ジスタとして設けることにより、他の画像データ処理と
並列に」二記注目画素から各隣接画素への参照用のアド
レス更新処理を、行いうるようにするものである。
像メモリに格納された画像データを読み出して所定の画
像デーぞ処理を行う画像処理装置において、任意の注目
画素の各隣接画素について上記画像メモリに対するアド
レ／ングを高速に行うことができる経済的な画像ノ＋リ
ブトレンツク方式を提供することにある３゜ 〔発明の概要〕 本発明に係る画像メモリアトし／ング方式の構成は、所
望の画面について所定画素数で走査をし、その各画素デ
ータを走査順に格納しうる画像メモリを具備し、所望の
画素に関するアドレ／ングを行い、その画素データの書
込み・読出しをして、所望の画像データ処理を行う機能
を有する画像処理装置において、注目画素について、そ
の同一走査線上の直前および直後の画素、ならびにその
走査線の直前および直後の走査線上の同一位置の画素の
いずれかまだはすべてに関し、イックリメント・デクリ
メント指定に応じ１．−１−記者隣接画素のアドレス生
成のためのデクリメントおよびインクリメントが可能な
インデックスレジスタを画像メモリに対するアドレスレ
ジスタとして設けることにより、他の画像データ処理と
並列に」二記注目画素から各隣接画素への参照用のアド
レス更新処理を、行いうるようにするものである。
なお、これを詳述すると以下のとおりである。
画像メモリは、例えば、テレビジョン画面に対応し、そ
の画面を２５６Ｘ２４０画素または５１２×４８０画素
等のようにメツシュ状に分割し、各画素に対応する明度
を８ビツトのディジタルデータまたは特定の閾値による
ｔ Ｏｒ＋ 、 ｔｔ １ｕの２値デ〜りに変換して格
納するものである。
の画面を２５６Ｘ２４０画素または５１２×４８０画素
等のようにメツシュ状に分割し、各画素に対応する明度
を８ビツトのディジタルデータまたは特定の閾値による
ｔ Ｏｒ＋ 、 ｔｔ １ｕの２値デ〜りに変換して格
納するものである。
この場合、画像メモリ上への格納状態は、最初の走査線
の２５６まだは５１２画素の連続データに、続いて次の
走査線の連続データが並ぶというように、それぞれ２５
６または５１２画素単位で画像メモリ上に１画面分の全
画素データが連続してアドレス割付けをされる。
の２５６まだは５１２画素の連続データに、続いて次の
走査線の連続データが並ぶというように、それぞれ２５
６または５１２画素単位で画像メモリ上に１画面分の全
画素データが連続してアドレス割付けをされる。
したがって、テレビジョン画面上での任意の画素（ｉ、
ｊ）（’ｉは行または走査線番号、Ｊは同一走査線上の
画素番号で、いずれも１から始まる整数である。）に対
応する画像メモリ上でのアドレスは、先頭アドレスをＯ
として、（（ｌ−１）×２５６＋ｊ ｌで計算される。
ｊ）（’ｉは行または走査線番号、Ｊは同一走査線上の
画素番号で、いずれも１から始まる整数である。）に対
応する画像メモリ上でのアドレスは、先頭アドレスをＯ
として、（（ｌ−１）×２５６＋ｊ ｌで計算される。
このとき、画素（Ｉ。
Ｊ）に／ＩＥ目して、その１隣ｊ妾画素のアドレスは、
その左右の画素については、画像メモリ１−では現在ア
ドレスに−１，＋１することで、十王の画素については
、１司じ＜ −２５６、＋ ２５６するととで得られる
。
その左右の画素については、画像メモリ１−では現在ア
ドレスに−１，＋１することで、十王の画素については
、１司じ＜ −２５６、＋ ２５６するととで得られる
。
ところで、画像処理では！１〒定の画素に注目し、その
隣接画素の値を参照するり−スが非常に多く、本発明に
おいては、画像ノ七りのアドレス更新に関し、上記のよ
うに１隣接画素のアドレスについての定型的な演算、特
に＋１ 、 二、１．２５６等のインクリメント（増分
）・デクリメント（減分）が可能なアップダウンカウン
タ列によるインデックスレジスタを用いるものである。
隣接画素の値を参照するり−スが非常に多く、本発明に
おいては、画像ノ七りのアドレス更新に関し、上記のよ
うに１隣接画素のアドレスについての定型的な演算、特
に＋１ 、 二、１．２５６等のインクリメント（増分
）・デクリメント（減分）が可能なアップダウンカウン
タ列によるインデックスレジスタを用いるものである。
これは、例えば、±２５６に対し−Ｃ８ビット目以上の
ビットのみをイックリメント・デクリメントするような
回路構成とすることで実現することができる。すなわち
、原理的には、リップルキャリ信号まだはターミナルカ
ラン）・出力（ｇ号で縦続歩 接続をした所定数アップダウンカウンタ列により、イネ
ーブル信号が与えられているとき、クロック信号が与え
られたタイミングでアップ・ダウン指定信号に従ってイ
ンクリメント・デクリメントをするような回路でよい。
ビットのみをイックリメント・デクリメントするような
回路構成とすることで実現することができる。すなわち
、原理的には、リップルキャリ信号まだはターミナルカ
ラン）・出力（ｇ号で縦続歩 接続をした所定数アップダウンカウンタ列により、イネ
ーブル信号が与えられているとき、クロック信号が与え
られたタイミングでアップ・ダウン指定信号に従ってイ
ンクリメント・デクリメントをするような回路でよい。
ここでイネーブル信号の供給位置を８ビツト目にも設け
ておくことにより、＋２５６．−２５６のインクリメン
ト・デクリメントを行うことができる。アップダウンカ
ウンタのビット数９段数は、所要のインクリメント・デ
クリメントの条件に応じて設定する。
ておくことにより、＋２５６．−２５６のインクリメン
ト・デクリメントを行うことができる。アップダウンカ
ウンタのビット数９段数は、所要のインクリメント・デ
クリメントの条件に応じて設定する。
以下、本発明の実施例を図に基づいて説明する。
第１図は、本発明に係る画像メモリアドレシング方式の
一実施例の方式構成図、第２図は、そのインデックスレ
ジスタの一実施例のブロック図、第３図は、同プログラ
ムの一例のステップ構成図である。
一実施例の方式構成図、第２図は、そのインデックスレ
ジスタの一実施例のブロック図、第３図は、同プログラ
ムの一例のステップ構成図である。
ここで、１は、画像メモリ（ＭＥＭ）、２は、メモリバ
ッファ（ＢＦ’）、３は、ワークレジスタ（Ｗｌ、・・
・）、４〜７は、レジスタ（Ｒ１−Ｒ４）、８は、演算
回路（ＡＬＵ）、９Ａ、９Ｂおよび９Ｃは、それぞれ、
入力・くス（Ａ・くス）、入カッ・スＢ（Ｂバス）およ
び出力・・ス（Ｃ−くス）、１０は、インデックスレジ
スタ（ＩＸ、）、、１１〜１３は、それを構成する４ビ
ットのアノブタ−ウンカラン）、Ｌ４．１５は、アンド
回路、１６．１７は、オア回路である。
ッファ（ＢＦ’）、３は、ワークレジスタ（Ｗｌ、・・
・）、４〜７は、レジスタ（Ｒ１−Ｒ４）、８は、演算
回路（ＡＬＵ）、９Ａ、９Ｂおよび９Ｃは、それぞれ、
入力・くス（Ａ・くス）、入カッ・スＢ（Ｂバス）およ
び出力・・ス（Ｃ−くス）、１０は、インデックスレジ
スタ（ＩＸ、）、、１１〜１３は、それを構成する４ビ
ットのアノブタ−ウンカラン）、Ｌ４．１５は、アンド
回路、１６．１７は、オア回路である。
まず、演算回路８は、メモリ・ぐソファ２．ワークレジ
スタ３等からパノぐス９Ａに送出された上記いずれかの
レジスタの値と、レジスタ４〜５のいずれかからＢバス
９Ｂに送出された値とについて、所望の処理を行い、そ
の結果をＣ・・ス９Ｃに出力して、これに接続されてい
るレジスタ４〜７．ワークレジスタ３等に結果をセット
する。
スタ３等からパノぐス９Ａに送出された上記いずれかの
レジスタの値と、レジスタ４〜５のいずれかからＢバス
９Ｂに送出された値とについて、所望の処理を行い、そ
の結果をＣ・・ス９Ｃに出力して、これに接続されてい
るレジスタ４〜７．ワークレジスタ３等に結果をセット
する。
画像処理装置では、一般に大量の画像（画素）データを
処理する必要があり、随時に画像メモリ１４ｆについて
、所望の各画素データの読み・書きを行う。
処理する必要があり、随時に画像メモリ１４ｆについて
、所望の各画素データの読み・書きを行う。
そのアトＬ／ス指定（アドレシング）は、インデックス
レジスタ１０で行うが、その＋１．、−１゜−１−２５
６，−２５６のインクリメント・デクリメントにより、
注目画素の隣接画素を容易に参照することができる。
レジスタ１０で行うが、その＋１．、−１゜−１−２５
６，−２５６のインクリメント・デクリメントにより、
注目画素の隣接画素を容易に参照することができる。
メモリバッファ２は、読出し結果の入るバッファであり
、画像処理装置のように極めて高速処理を必要とするも
のでは、メモリ読出し時間中にも、演算を停止しておく
ことができないので、読出しの次のザイクルでメモリバ
ッファ２に出力された値を参照して演算するようにする
。
、画像処理装置のように極めて高速処理を必要とするも
のでは、メモリ読出し時間中にも、演算を停止しておく
ことができないので、読出しの次のザイクルでメモリバ
ッファ２に出力された値を参照して演算するようにする
。
そのだめに所要の機能のほか、通常のメモリアドレスレ
ジスタとしての機能をも果すのがインデックスレジスタ
１０である。これは、第２図に示すように、４ビツトの
アップダウンカウンタ１１〜１３が主要構成部分で、そ
のターミナルカウント出力信号ＴＣで縦続された、全体
で１２ピツトのカウンタである。したがって、４ピット
単位でインクリメント・デクリメントをすることができ
るので、＋１．−１．＋１６．−１６．＋２５６゜−２
５６の各演算が可能である。
ジスタとしての機能をも果すのがインデックスレジスタ
１０である。これは、第２図に示すように、４ビツトの
アップダウンカウンタ１１〜１３が主要構成部分で、そ
のターミナルカウント出力信号ＴＣで縦続された、全体
で１２ピツトのカウンタである。したがって、４ピット
単位でインクリメント・デクリメントをすることができ
るので、＋１．−１．＋１６．−１６．＋２５６゜−２
５６の各演算が可能である。
まず、データロード信号Ｒ８Ｔにより、各カウンタ１１
〜１３の各並列データ入力端子Ｉ）へＣバス９Ｃから初
期設定アドレス値をロー ドする。
〜１３の各並列データ入力端子Ｉ）へＣバス９Ｃから初
期設定アドレス値をロー ドする。
そして、インクリメント・デクリメンＩ−指定ＵＤＣと
、イネーブル信号１＞１，１弓２，１ら３のいずれかを
与えるとともに、クロック（ｒＴ 吟ＣＬ ｆ（を馬え
ることにより、カウンタ値が更新される。
、イネーブル信号１＞１，１弓２，１ら３のいずれかを
与えるとともに、クロック（ｒＴ 吟ＣＬ ｆ（を馬え
ることにより、カウンタ値が更新される。
その出力端子Ｑからの値をアドレスＡ Ｉ） Ｉｔとし
て画像メモリ１に与えることにより、任意の画素データ
を画像メモリ１について読み・１１）きするものである
１、なお、モード指定仁弓へ４．１．Ｍ２は、±１６．
±２５６にゴ寸するもので、上１に対しては無指定でよ
い。
て画像メモリ１に与えることにより、任意の画素データ
を画像メモリ１について読み・１１）きするものである
１、なお、モード指定仁弓へ４．１．Ｍ２は、±１６．
±２５６にゴ寸するもので、上１に対しては無指定でよ
い。
このようにすることにより、他の演算処理等と並列に画
像メモリ１上の次に参照すべきアドレスを計算しておく
ことができるので、第３図（ａ）の例に示すように、プ
ログラムのスデノプ数を少なくすることができるばかり
でなく、メモリの読み・書きや演算と並列に、次のアド
レスの生成、デー込 りの弓◇が可能となり、画像処理の速度を向上すること
ができる。
像メモリ１上の次に参照すべきアドレスを計算しておく
ことができるので、第３図（ａ）の例に示すように、プ
ログラムのスデノプ数を少なくすることができるばかり
でなく、メモリの読み・書きや演算と並列に、次のアド
レスの生成、デー込 りの弓◇が可能となり、画像処理の速度を向上すること
ができる。
ちなみに、従来方式では、同様なプログラムが第３図（
ｂ）のようになり、本実施例によるものが４ステツプで
済んでいるのに対し、６ステツプも要しており、並列処
理も行われていない。
ｂ）のようになり、本実施例によるものが４ステツプで
済んでいるのに対し、６ステツプも要しており、並列処
理も行われていない。
なお、第３図で、←は値を格納すること、Ｒ，Ｅ Ａ
Ｄはメモリ読み出し、」−は加算、Ｉ Ｎ、Ｃはインク
リメントを表す。
Ｄはメモリ読み出し、」−は加算、Ｉ Ｎ、Ｃはインク
リメントを表す。
以上、詳細に説明したように、本発明によれば、画像処
理装置の画像メモリ上で、次に参照すべき画素データの
アドレスを、特に装置を大規模化することなく、画像処
理演算等と並行に計算することができ、処理の多重化を
はかることができるので、画像処理の高速化、経済化に
顕著な効果が得られる。
理装置の画像メモリ上で、次に参照すべき画素データの
アドレスを、特に装置を大規模化することなく、画像処
理演算等と並行に計算することができ、処理の多重化を
はかることができるので、画像処理の高速化、経済化に
顕著な効果が得られる。
第１図は、本発明に係る画像メモリアドレシング方式の
一実施例の方式構成図、第２図は、そのインデックスレ
ジスタの一実施例のブロック図、第３図は、同プログラ
ムの一例のステップ構成図である。 １・・・画像メモリ、２・・・メモリバッファ、３・
ワークレジスタ、４〜７・・・レジスタ、８・・・演算
回路、ＣＩＡ、、９１３および９Ｃ・・入力ハスＡ、Ｉ
（および出力ハス、１０・・・インテックスレジスタ、
１１〜１３・・・アンプダウンノノウ／り、１−４，１
５・・アンド回路、１６．１７・・・オア回路。 代理人 弁理士 福田幸作 （ほか１名） 蔓ｊ［２１ １（ （］ 竿２図 ＡＣ１尺 （／ｖＩＩＩｎ／ｖＩ ｌ） 夢、１図 （久）
（しつ” ＝ ｌ”−１
（１）Ｉに＋ｋＩ Ｆ、ＥＡＤ （ｒ’ＩＥｒ’ｌ）、 ＩＮＣ（ＩＸ
、２Ｓ６） ＜ｚ＞ ＲＥＡｐ （Ｍ
巳Ｍｕ３） ↑す （ワ ＲＥＡＤ （ＭＥ閂〕 （ｂ） い１１ ← Ｗ１↑ＢＦ
一実施例の方式構成図、第２図は、そのインデックスレ
ジスタの一実施例のブロック図、第３図は、同プログラ
ムの一例のステップ構成図である。 １・・・画像メモリ、２・・・メモリバッファ、３・
ワークレジスタ、４〜７・・・レジスタ、８・・・演算
回路、ＣＩＡ、、９１３および９Ｃ・・入力ハスＡ、Ｉ
（および出力ハス、１０・・・インテックスレジスタ、
１１〜１３・・・アンプダウンノノウ／り、１−４，１
５・・アンド回路、１６．１７・・・オア回路。 代理人 弁理士 福田幸作 （ほか１名） 蔓ｊ［２１ １（ （］ 竿２図 ＡＣ１尺 （／ｖＩＩＩｎ／ｖＩ ｌ） 夢、１図 （久）
（しつ” ＝ ｌ”−１
（１）Ｉに＋ｋＩ Ｆ、ＥＡＤ （ｒ’ＩＥｒ’ｌ）、 ＩＮＣ（ＩＸ
、２Ｓ６） ＜ｚ＞ ＲＥＡｐ （Ｍ
巳Ｍｕ３） ↑す （ワ ＲＥＡＤ （ＭＥ閂〕 （ｂ） い１１ ← Ｗ１↑ＢＦ
Claims (1)
- 【特許請求の範囲】 ■、所望の画面について所定画素数で走査し、その各画
素データを走査順に格納しうる画像メモリを具備し、所
望の画素に関するアドレシングを行い、その画素データ
の書込み・読出しをして、所望の画像データ処理を行う
機能を有する画像処理装置において、注目画素について
、その同一走査線上の直前および直後の画素、ならびに
その走査線の直前および直後の走査線上の同一位置の画
素のいずれかまだはすべてに関し、インクリメント・デ
クリメント指定に応じ、上記各隣接画素のアドレス生成
のだめのデクリメントおよびインクリメントが可能なイ
ンデックスレジスタを画像メモリに対するアドレスレジ
スタとして設けることにより、他の画像データ処理と並
列に上記注目画素から各隣接画素への参照用のアドレス
更新処理を行いうるようにすることを特徴とする画像メ
モリアドレシング方式。 ２、特許請求の範囲第１項記載のものにおいて、インデ
ックスレジスタは、所定数のアノプタウンカウ／りを当
該リノプルキャリイ１；弼で縦Ｕｌ：接続をして構成し
たものである画像ノ化す７１・し／ノブ方式。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15598782A JPS5945577A (ja) | 1982-09-09 | 1982-09-09 | 画像メモリアドレシング方式 |
| US06/523,786 US4606066A (en) | 1982-09-09 | 1983-08-16 | Programmable image processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15598782A JPS5945577A (ja) | 1982-09-09 | 1982-09-09 | 画像メモリアドレシング方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5945577A true JPS5945577A (ja) | 1984-03-14 |
Family
ID=15617870
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15598782A Pending JPS5945577A (ja) | 1982-09-09 | 1982-09-09 | 画像メモリアドレシング方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5945577A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS635472A (ja) * | 1986-06-25 | 1988-01-11 | Tokyo Keiki Co Ltd | 対話型ｃａｄ入出力装置 |
-
1982
- 1982-09-09 JP JP15598782A patent/JPS5945577A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS635472A (ja) * | 1986-06-25 | 1988-01-11 | Tokyo Keiki Co Ltd | 対話型ｃａｄ入出力装置 |
| JPH0460249B2 (ja) * | 1986-06-25 | 1992-09-25 | Tokimec Inc |
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