JPS63131539A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPS63131539A JPS63131539A JP27801386A JP27801386A JPS63131539A JP S63131539 A JPS63131539 A JP S63131539A JP 27801386 A JP27801386 A JP 27801386A JP 27801386 A JP27801386 A JP 27801386A JP S63131539 A JPS63131539 A JP S63131539A
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- JP
- Japan
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- insulating film
- integrated circuit
- semiconductor integrated
- wiring
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- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 25
- 239000000758 substrate Substances 0.000 claims description 9
- 238000002955 isolation Methods 0.000 claims description 6
- 239000004020 conductor Substances 0.000 claims description 2
- 238000000926 separation method Methods 0.000 abstract 1
- 230000000694 effects Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 102220162169 rs575633576 Human genes 0.000 description 1
Landscapes
- Local Oxidation Of Silicon (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に関する。
従来、半導体基板上に造られた集積回路は第４図に示さ
れているように、素子領域７と各回路機能間の接続用配
線領域８とに分けられている。特に、この種の集積回路
はメモリやゲートアレイ品種で顕著に見られ、大規模化
や論理部の複雑化に伴ない、配線領域のチップが占める
割合が増加してきている。
れているように、素子領域７と各回路機能間の接続用配
線領域８とに分けられている。特に、この種の集積回路
はメモリやゲートアレイ品種で顕著に見られ、大規模化
や論理部の複雑化に伴ない、配線領域のチップが占める
割合が増加してきている。
第３図は、半導体集積回路の従来例の断面図である。Ｐ
形基板５上に順次、Ｎ＋埋込層６．Ｎエピタキシャル層
４が積層されて構成された半導体基板の表面は絶縁膜１
０によって覆われ、その上に配線用導体ｌ（以下配線１
と記す）が設けられている。そして、半導体集積回路は
集積度を向上するために、素子分離幅を狭くできる溝に
よる素子分離が用いられ、溝にはポリシリコン３ａ、３
ｂが埋設されている。その溝分離型半導体集積回路の配
線ｌと半導体基板間にある絶縁膜１０は酸化膜で厚さが
ほぼ一定で、従来のＬＯＣＯ８やアイソブレーナの酸化
膜に較べ薄くなっている。そのため配線容量ＣＯ３はい
っそう増加する傾向にあるが、このことは高速化のため
に致命的になる。配線容量Ｃｏ３は、Ｎ“埋込層６と配
！！１間の容量ＣＩ３と、Ｎ＋埋込層６とＰ形基板５間
の容量Ｃ２３との直列接続で表わすことができる。
形基板５上に順次、Ｎ＋埋込層６．Ｎエピタキシャル層
４が積層されて構成された半導体基板の表面は絶縁膜１
０によって覆われ、その上に配線用導体ｌ（以下配線１
と記す）が設けられている。そして、半導体集積回路は
集積度を向上するために、素子分離幅を狭くできる溝に
よる素子分離が用いられ、溝にはポリシリコン３ａ、３
ｂが埋設されている。その溝分離型半導体集積回路の配
線ｌと半導体基板間にある絶縁膜１０は酸化膜で厚さが
ほぼ一定で、従来のＬＯＣＯ８やアイソブレーナの酸化
膜に較べ薄くなっている。そのため配線容量ＣＯ３はい
っそう増加する傾向にあるが、このことは高速化のため
に致命的になる。配線容量Ｃｏ３は、Ｎ“埋込層６と配
！！１間の容量ＣＩ３と、Ｎ＋埋込層６とＰ形基板５間
の容量Ｃ２３との直列接続で表わすことができる。
ｅ ＝ Ｃ２３／Ｃ１３とすると。
また、絶縁膜１０の厚さをｄ、埋込層の濃度をｐとする
と （：２３ ” ｐ −−−−（３）である。
と （：２３ ” ｐ −−−−（３）である。
通常ｄ＝０．３μｓ、ｅ＝２程度である。
上述した従来の溝分離形半導体集積回路は次のような欠
点がある。
点がある。
１） Ｌｏｃｏｓやアイソプレーナ形半導体集積回路
に比べ絶縁膜ｌＯの厚さｄが薄いため、配線容量ｃｏ３
が大きくなる。
に比べ絶縁膜ｌＯの厚さｄが薄いため、配線容量ｃｏ３
が大きくなる。
２）高速用バイポーラ品の場合、Ｎ＋埋込層があってそ
の濃度が高いので、配線１とＮゝ埋込層６間の容量Ｃ２
３と、Ｎ＋埋込層６と半導体基板１゜間の容量Ｃｔ３と
の両者が大きく、そのため配線容量ＣＯ３はさらに大き
くなる。その結果、信号の遅延が大きくなり、特に高速
量にとって致命的な問題になっている。
の濃度が高いので、配線１とＮゝ埋込層６間の容量Ｃ２
３と、Ｎ＋埋込層６と半導体基板１゜間の容量Ｃｔ３と
の両者が大きく、そのため配線容量ＣＯ３はさらに大き
くなる。その結果、信号の遅延が大きくなり、特に高速
量にとって致命的な問題になっている。
本発明の半導体集積回路は、絶縁膜が、少くとも素子領
域の表面を覆う第１の絶縁膜と、第１の絶縁膜が覆う領
域以外の領域を覆い、第１の絶縁膜以上の厚さを有し、
かつ第１の絶縁膜の表面からほぼ平坦に、または緩やか
な傾斜をもって連続する表面を有する第２の絶縁膜を備
えていることを特徴とする。
域の表面を覆う第１の絶縁膜と、第１の絶縁膜が覆う領
域以外の領域を覆い、第１の絶縁膜以上の厚さを有し、
かつ第１の絶縁膜の表面からほぼ平坦に、または緩やか
な傾斜をもって連続する表面を有する第２の絶縁膜を備
えていることを特徴とする。
このように、素子領域の絶縁膜より、配線領域の絶縁膜
を厚くして配線容量を小さくすることにより、信号の遅
延を低減し、半導体集積回路の動作を高速化することが
できる。
を厚くして配線容量を小さくすることにより、信号の遅
延を低減し、半導体集積回路の動作を高速化することが
できる。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の半導体集積回路の第一の実施例の断面
図である。
図である。
本実施例は、第３図の半導体集積回路において、配線１
の下にある絶縁膜である第２の絶縁膜２を厚くし、第２
の絶縁膜２が覆う領域以外の領域を覆う第１の絶縁ｌｌ
１ｊ９ａ、９ｂは、従来例の通り薄くし、第１の絶縁膜
９ａ 、 ９ｂと第２の絶縁膜２の表面が平坦に連続す
るようにしたものである。第２の絶縁膜２は酸化膜であ
り、厚さｄｌは１．１μｓである。したがって−配線１
とＮ＋埋込Ｎ６間の容量Ｃ１１は（ｄ／ｄ＋）Ｃ＋ ３
−（３／１１）Ｃ１０になる。一方、Ｎ＋埋込暦６とＰ
形基板５との間の容量Ｃ２１は、本実施例のＮ＋埋込層
６のドーピング濃度（以下濃度と記す）と、第３図のＮ
ゝ埋込層６の濃度が等しいので、ｃ２１＝ｃ２３である
。ここで配線容量をＧｏ＋ ＋ Ｃ＋ｔ／Ｃ＋３−ａ
ｔ ＋ Ｃ２１／Ｃ２３−ｂｌ とおくと・次式が成
立つ。
の下にある絶縁膜である第２の絶縁膜２を厚くし、第２
の絶縁膜２が覆う領域以外の領域を覆う第１の絶縁ｌｌ
１ｊ９ａ、９ｂは、従来例の通り薄くし、第１の絶縁膜
９ａ 、 ９ｂと第２の絶縁膜２の表面が平坦に連続す
るようにしたものである。第２の絶縁膜２は酸化膜であ
り、厚さｄｌは１．１μｓである。したがって−配線１
とＮ＋埋込Ｎ６間の容量Ｃ１１は（ｄ／ｄ＋）Ｃ＋ ３
−（３／１１）Ｃ１０になる。一方、Ｎ＋埋込暦６とＰ
形基板５との間の容量Ｃ２１は、本実施例のＮ＋埋込層
６のドーピング濃度（以下濃度と記す）と、第３図のＮ
ゝ埋込層６の濃度が等しいので、ｃ２１＝ｃ２３である
。ここで配線容量をＧｏ＋ ＋ Ｃ＋ｔ／Ｃ＋３−ａ
ｔ ＋ Ｃ２１／Ｃ２３−ｂｌ とおくと・次式が成
立つ。
式（４）テ、ａｌ ＝３／１１． ｂＩ＝１ 、 ｅ
＝２とおくと Ｇｏ、 ＝ ０．３８ ｃｏａになり、
配線容量は約１／３になる。
＝２とおくと Ｇｏ、 ＝ ０．３８ ｃｏａになり、
配線容量は約１／３になる。
第２図は本発明の半導体集積回路の第２の実施例の断面
図である。
図である。
本実施例と第１の実施例との相違点は、本実施例ではＮ
＋埋込層６がないことである０本実施例において、第２
の絶縁膜２は酸化膜で厚さｄ２は１．１−であり、Ｎエ
ピタキシャル層の濃度は第３（３）より１本実施例の配
線１とＮエピタキシャル層４間の容量Ｃ１２、およびＮ
エピタキシャル層４とＰ形基板５間の容量Ｃ２２はそれ
ぞれ次のように表わすことができる。
＋埋込層６がないことである０本実施例において、第２
の絶縁膜２は酸化膜で厚さｄ２は１．１−であり、Ｎエ
ピタキシャル層の濃度は第３（３）より１本実施例の配
線１とＮエピタキシャル層４間の容量Ｃ１２、およびＮ
エピタキシャル層４とＰ形基板５間の容量Ｃ２２はそれ
ぞれ次のように表わすことができる。
いま、配線容量を０６２ 、 Ｃ１２／Ｃ＋３−ａ２
＊ Ｃ２２／Ｃ２３＝ｂ２とおくと、式（０と同様に
次式が成立つ。
＊ Ｃ２２／Ｃ２３＝ｂ２とおくと、式（０と同様に
次式が成立つ。
ここで、 ａ２＝３）１１． ｂ２ ＝１／１０．
ｅ＝２とおくと、 ００２〜０．１７ ＧＯ３ となる０本実施例においても配線容量は従来例の約１／
６に低減される。また、第１の実施例の配線容量Ｃｏｔ
より本実施例の配線容量ＣＯ２が小さい。このように厚
くした絶縁膜の下のＮ＋埋込層を除去することにより、
さらに配線容量を低減することができる。
ｅ＝２とおくと、 ００２〜０．１７ ＧＯ３ となる０本実施例においても配線容量は従来例の約１／
６に低減される。また、第１の実施例の配線容量Ｃｏｔ
より本実施例の配線容量ＣＯ２が小さい。このように厚
くした絶縁膜の下のＮ＋埋込層を除去することにより、
さらに配線容量を低減することができる。
上述した実施例を要約すると次のようになる。
本発明を適用した場合、絶縁膜の厚さは従来の場合より
厚いのでＣＩＩ ＋ＣＩ２ ＜Ｃ１３従ってａｌ＜ｌ。
厚いのでＣＩＩ ＋ＣＩ２ ＜Ｃ１３従ってａｌ＜ｌ。
ａ２＜１となる。また、Ｎエピタキシャル層４の濃度は
Ｎ＋埋込層６の濃度より１桁以上低連度で。
Ｎ＋埋込層６の濃度より１桁以上低連度で。
あるから、Ｎ＋埋込層を除去すると、Ｃ２２＜ Ｃ２゜
’ｆ Ｃ２３、したがって、１１Ｉ２＜１、また、ｂ
Ｉ ｃ１である。その結果、 また１ 、１ １ （”、 −＞ｔ、 ＞１） ａ２ ５ このように、本発明を適用した場合配線容量ｃｏＩ、Ｃ
０２は、従来例の配線容量ＣＯ３より低減される。
’ｆ Ｃ２３、したがって、１１Ｉ２＜１、また、ｂ
Ｉ ｃ１である。その結果、 また１ 、１ １ （”、 −＞ｔ、 ＞１） ａ２ ５ このように、本発明を適用した場合配線容量ｃｏＩ、Ｃ
０２は、従来例の配線容量ＣＯ３より低減される。
なお、実施例では第１の絶縁膜９ａ、１３ｂと第２の絶
縁８２の表面が平坦に連続しているが、これらの表面が
ゆるやかに傾斜することもできる。また、第２の絶縁膜
２の厚さは、従来のＬａｃｏｓやアイソブレーナの酸化
膜の厚さと同等、つまり第１の絶縁膜９ａ 、 ９ｂの
２倍以上の厚さであることがのぞましい。
縁８２の表面が平坦に連続しているが、これらの表面が
ゆるやかに傾斜することもできる。また、第２の絶縁膜
２の厚さは、従来のＬａｃｏｓやアイソブレーナの酸化
膜の厚さと同等、つまり第１の絶縁膜９ａ 、 ９ｂの
２倍以上の厚さであることがのぞましい。
以上説明したように本発明は、溝分離形半導体集積回路
の配線領域の絶縁膜を厚くすることにより、配線容量を
低減でき、信号遅延を小さくすることができる効果があ
る。
の配線領域の絶縁膜を厚くすることにより、配線容量を
低減でき、信号遅延を小さくすることができる効果があ
る。
第１図および第２図はそれぞれ本発明の半導体集積回路
の第１および第２の実施例の断面図、第３図および第４
図はそれぞれ半導体集積回路の従来例の断面図および平
面図である。 ｌ・・・・・・・・・配線、 ２・・・・・・・・・第２の絶縁膜。 ３ａ 、 ３ｂ・・・溝埋設用ポリシリコン、４・・・
・・・・・・Ｎエピタキシャル層、５・・・・・・・・
・Ｐ形基板、 ６・・・・・・・・・Ｎ４埋込層、 ９ａ 、 ９ｂ・・・第１の絶縁膜。
の第１および第２の実施例の断面図、第３図および第４
図はそれぞれ半導体集積回路の従来例の断面図および平
面図である。 ｌ・・・・・・・・・配線、 ２・・・・・・・・・第２の絶縁膜。 ３ａ 、 ３ｂ・・・溝埋設用ポリシリコン、４・・・
・・・・・・Ｎエピタキシャル層、５・・・・・・・・
・Ｐ形基板、 ６・・・・・・・・・Ｎ４埋込層、 ９ａ 、 ９ｂ・・・第１の絶縁膜。
Claims (1)
- 【特許請求の範囲】 素子分離に溝を用いた半導体基板の表面を絶縁膜で覆い
、その上に導体を積層した半導体集積回路において、 前記絶縁膜が、少くとも素子領域の表面を覆う第１の絶
縁膜と、第１の絶縁膜が覆う領域以外の領域を覆い、第
１の絶縁膜以上の厚さを有し、かつ第１の絶縁膜の表面
からほぼ平坦に、または緩やかな傾斜をもって連続する
表面を有する第２の絶縁膜を備えていることを特徴とす
る半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27801386A JPS63131539A (ja) | 1986-11-20 | 1986-11-20 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27801386A JPS63131539A (ja) | 1986-11-20 | 1986-11-20 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63131539A true JPS63131539A (ja) | 1988-06-03 |
Family
ID=17591420
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27801386A Pending JPS63131539A (ja) | 1986-11-20 | 1986-11-20 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63131539A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58200554A (ja) * | 1982-05-19 | 1983-11-22 | Hitachi Ltd | 半導体装置の製造方法 |
| JPS5943545A (ja) * | 1982-09-06 | 1984-03-10 | Hitachi Ltd | 半導体集積回路装置 |
-
1986
- 1986-11-20 JP JP27801386A patent/JPS63131539A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58200554A (ja) * | 1982-05-19 | 1983-11-22 | Hitachi Ltd | 半導体装置の製造方法 |
| JPS5943545A (ja) * | 1982-09-06 | 1984-03-10 | Hitachi Ltd | 半導体集積回路装置 |
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