KR0140979B1 - 반도체 집적회로 장치의 제조방법 - Google Patents
반도체 집적회로 장치의 제조방법Info
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Abstract
본 발명에 의하면 실리콘 기판(101)의 일부에 제1의 실리콘 질화막(102), 제1의 실리콘 산화막(103) 및 제2의 실리콘 질화막(104) 으로 이루어진 3층막을 형성하고, 이 3층막의 측벽부에 제3의 실리콘 질화막(106) 을 형성하는 공정과 노출하고 있는 실리콘 기판(101)을 에칭하고, 대개 수직인 측벽을 갖는 제1의 홈을 형성하고, 실리콘 산화막(108)으로 제1의 홈을 다시 메우는 공정과, 제2, 제3의 실리콘 질화막(104,106)을 제거하여 노출된 실리콘 기판(101)에 대하여 대개 수직인 측벽을 갖는 제2의 홈(111)을 형성하는 공정을 도입한 것이다.
따라서, 자기 정합에 의해 트렌치 홈으로 되는 제2의 홈(111)이 필드영역(107)내의 실리콘 산화막(108)의 단부에 형성되고, 소자형성 영역(115)과 직접 접하는 구조로 되는 동시에, 홈폭을 제3의 실리콘 질화막(106)의 폭에 일정하게 되고, 컬렉터 기판간의 기생용량이 최소로 된다.
Description
[발명의 명칭]
반도체 집적회로 장치의 제조방법
[기술분야]
본 발명은 자기(自己) 정합적으로 U자형의 트렌치(trench) 홈을 필드영역내의 실리콘 산화막의 단부에 형성하고, 소자형성 영역과 직접 접하는 구조로 하도록 한 반도체 집적 회로장치의 제조방법에 관한 것이다.
[배경기술]
반도체 집적회로 장치의 소자분리는 오래전에는 PN 접합분리법에 의해서 하고 있었으나, 소자가 미세화되어 집적도가 증대함에 따라 산하막 분리법(이른바 아이소플레이너) 으로 이행되고 있었다. 그러나, 근래 소자의 미세화는 더욱 진행하여 고 집적화를 위해서는 더욱 분리영역의 면적을 축소시킬 필요가 생기게 되었다
또 고속화를 위해서도 기생용량의 삭감이 필요하기 때문에, 소자형성 영역의 면적을 축소하는 것이 불가결하게 되도록 되었다.
최근, 기판면에 대하여 수직으로 막을 에칭하는 이방성 에칭기술인 반응성 이온에칭(Reactive Ion Etching, 이하에서는 R.I.E 라고 부른다)이 실용화 되어 산화막 분리법에 대신하는 새로운 소자 분리법이 개발되었다.
지금까지 제안된 신분리 기술중에서 특히 주목을 모아 실용화가 진행되고 있는 기술로서 트렌치 분리법을 들 수 있다.
이 트렌치 불리법의 예로서, 예를들면 H. Goto etal, A new isolation technolygy for bipolar VLSI logic(IOP-L)1985 VLSI Symposium (브이. 엘. 에스. 아이 심포지움), pp 42∼43, 일본국 특개소 59-208744호 공보, 특개소 61-264736호 공보드어에 기재되어 있다.
여기서 종래의 반도체 집적회로 장치의 제조방법에 있어서의 트레치 분리법의 기본공정을 제2도의 공정설명도에 따라 설명한다.
먼저 제2도(a)에 표시한 바와 같이 실콘 기판(201)상의 임의의 영역에 공지의 기술인 선택산화법(LOCOS 법)을 사용하여, 필드실리콘 산화막(202)을 형성시킨다.
이후, CVD 법에 의해 마스크실리콘 산화막(203)을 형성하고 공지의 포토리소그래피 기술을 사용하여 포토레지스트(204)를 마스크로서 소자분리 영역으로될 영역에 개구부(205)를 설치한다.
다음에 제2도(b)에 표시한 바와같이 포토레지스트(204)를 제거한후 마스크실리콘 산화막(203)을 마스크로하여 R.I.E에 의해 실리콘 기판(201)을 거의 수직으로 에칭하여 홈(206)을 형성한다.
계속하여 제2도(c)에 표시한 바와같이 마스크실리콘 산화막(203)을 제거한 후 열산화법 또는 CVD 법에 의해 전표면에 내벽 실리콘 산화막(207)을 형성한다.
이때, 필요하다면, 내벽 실리콘 산화막(207) 상에 또 내산화성의 실리콘 질화막을 포개서 형성하여도 좋다.
그후 제2도(d)에 표시한 바와같이 전표면에 다결정 실리콘 층(208)을 두껍게 퇴적하고 홈(206)을 완전히 디시 메웠다.
다음에 제2도(e)에 표시한 바와같이, 공지의 에칭 기술에 의해 다결정 실리콘 층(208)을 에칭백하고, 표면을 평탄화한 후, 다결정 실리콘 층(208)의 표면을 CAP 실리콘 산화막(209)으로 변환하고, 소자 형성영역(210)위의 내벽 실리콘 산화막(207)을 제거하여 분리공정을 끝낸다.
여기서 제4도에 산화막 분리법 및 트렌치 분리법의 분리공정 종료후의 단면도를 나타내었다.
제4도(a)는 산화막 분리를 나타내는 단면도이며, 도면중의 401은 필드, 산화막, 402는 소자 형성영역, 403은 N확산층, 404는 P확산층, 405는 기판이다.
또, 제4도(b)는 트렌치 분리법을 나타낸 것으로서, 406은 필드산화막, 407은 소자 형성영역, 408은 N확산층, 409는 P확산층, 410은 기판, 411은 홈이다.
제4도는(a)에 표시한 산화막 분리법에서는 매입확산으로서의 N확산층(403)과 채널 스토퍼로서의 P확산층(404)이 직접 접해있기 때문에 이 사이의 접합용량이 큰 것으로 되나, 제4도(b)에 표시한 트렌치 분리법에서는 R.I.E에 의해 실리콘의 기판(410)에 대하여 홈(411)을 거의 수직으로 필드산화막(406)으로 부터 N매입 확산층을 관통하는 깊은 영역까지 형성한다.
즉, N확산층(408)과 P확산층(409)이 직접 접하는 일이 없다. 따라서, 접합용량은 매입 확산층으로서의 N확산층(408)과 기판(410)과의 사이만을 고려하면 되는 것으로 되었다.
이 때문에, 산화막 분리법과 비교하면, 용량은 대폭적으로 저감하게 된다. 이것에 의해서 고속성에 대하여 비약적인 개선이 얻어지게 된다.
상기의 방법에 의하며 제3도(a)에 표시한 바와같이 소자형성 영영(301)과 홈(303)과의 사이에 필드 실리콘 산화막(302)의 일부를 끼운 구조로 된다.
이후, 더욱 고속화를 도모하기 위해서는, 컬렉터 기판간 용량의 저감이 보다 중요한 것으로 되고 소자형성 영역(301)과 홈(303)이 직접 접하는 제3도(b)에 표시한 바와같은 구조가 이상적이라고 생각된다.
그러나, 홈(303)의 위치는 마스크 맞춤에 의해서 결정되기 때문에, 맞춤의 어긋남을 고려할 필요가 있어 제3도(a)와 같은 구조로 하지 않을 수가 없다. 즉, 맞춤의 여유를 부가하지 않는 경우 어긋남이 생기면 제3도(c)와 같이 소자형성 영역(301)이외에도 실리콘면이 노출되어 배선 금속층과 기판간의 단락이 발생한다는 문제점이 있다.
또 현상태에서의 필드 실리콘 산화막(302)과 홈(303)의 형성순서를 반대로하면 제3도(b)의 구조는 가능케되지만 홈(303)의 측벽에 형성된 측벽 산화막에 따라서 세로방향으로의 산화가 진행하여 체적증대에 수반하는 결정 결함의 발생이 문제로 된다.
본 발명은 상기 종래기술이 가지고 있는 문제점 중, 배선금속층과 기판간의 단락이 발생한다는 문제점 및 측벽에 형성된 측벽 산화막에 따라 세로방향으로 산화하고, 체적증대에 수반하는 결정결함이 발생한다는 문제점에 관하여 해결한 반도체 집적회로 장치의 제조방법을 제공하는 것이다.
[발명의 개시]
본 발명에 의하면 실리콘 기판의 일부에, 제1실리콘 질화막과 제1의 실리콘 산화막 및 제2의 실리콘 질화막으로 이루어진 3층막을 형성하고, 이 3층막의 측벽부에 제3의 실리콘 질화막을 형성하는 공정과 노출하고 있는 실리콘 기판을 에칭하고, 대개 수직인 측벽을 갖는 제1의 홈을 형성하고 실리콘 산화막으로 제1의 홈을 다시 메우는 공정가, 제2, 제3의 실리콘 질화막을 제거하여 노출된 실리콘 기판에 대하여 대개 수직인 측벽을 갖는 제2의 홈을 형성하는 공정를 도입할 것이다.
따라서, 자기 정합에 의해서 트렌치 홈으로 되는 제2의 홈이 필드 영역내의 실리콘 산화막의 단부에 형성되고 소자 형성영역과 직접 접하는 구조로 되는 동시에 홈폭을 제3의 실리콘 질화막의 폭에 일정하게되고, 컬레터 기판 간의 기생용량이 최소로 된다.
[도면의 간단한 설명]
제1도(a) 내지 제1도(f)는 본 발명의 반도체 집적회로 장치의 제조방법의 1실시예의 공정 단면도.
제2도(a) 내지 제2(e)는 종래의 반도체 집적회로 장치의 제조방법에 있어서의 트렌치 분리법의 기본공정을 나타내는 공정단면도.
제3도 (a) 내지 제3도(c)의 종래의 트렌치 분리법에 있어서의 문제점을 설명하기 위한 단면도.
제4도 (a)는 종래의 트렌치 분리법의 분리공정 종료후의 단면도이다.
[발명을 실시하기 위한 최량의 형태]
이하에서 본 발명의 반도체 집적회로 장치의 제조방법의 실시예에 관하여, 도면에 의거하여 설명한다. 제1도(a)∼제1도(f)는 그의 1실시예의 공정 설명도이다.
먼저 제1도(a)에 표시한 바와 같이 실리콘 기판(101)의 전면에 CVD 법에 의해서 0.2∼0.3μm정도의 실리콘 질화학(102)을 형성하고, 다음에 CVD 법에 의해서 0.3∼0.5μm정도의 실리콘 산화막(103)을 형성한다.
또, CVD 법에 의해서 0.5∼0.8μm정도의 실리콘 질화막(104)을 형성하고 포토레지스트(105)를 도포한다.
다음에 공지의 포토리소그래피 기술을 사용하여 포토레지스터(105)를 마스크로하여 필드영역으로 될 영역의 실리콘 질화막(104), 실리콘 산화막(103), 실리콘 질화막(102)의 개구부를 설치한다.
이때, 실리콘 질화막(104), 실리콘 산화막(103), 실리콘 질화막(102)은 어느것이나 이방성 에칭에 의해 측벽이 대개 수직으로 되도록 한다.
다음에 제1도(b)에 표시한 바와같이 포토레지스트(105)를 제거한 후 전면에 실리콘 질화막(106)을 실리콘 질화막(104), 실리콘 산화막(103), 실리콘 질화막(102)의 막두께의 총합계와 거의 같은(즉, 1.0∼1.6μm) 정도로 형성한다.
이후 공지의 에칭기술을 사용하여, 실리콘 질화막(106)을 이방성 에칭하고, 실리콘 질화막(102), 실리콘 산화막(103), 실리콘 질화막(104)의 3층으로 이루어진 막의 측벽에만, 실리콘 질화막(106)을 잔존형성 시킨다.
이 잔존한 실리콘 질화막(106)의 폭이 뒤의 공정에서 형성되는 트렌치의 홈폭과 같게 일정하게 된다.
다음에 실리콘 기판(101)이 노출된 개구부를 실리콘 질화막(104) 및 (106)을 마스크로하여 공지의 이방성 에칭기술을 사용하여 1.0μm정도의 이방성 에칭을 행하여, 제1의 홈을 형성함으로써 필드영역(107)을 결정한다.
계속하여 제1도(c)에 표시한 바와같이 CVD 법에 의해서 실리콘 산화막(108)을 형성하여 필드영역(107)을 다시 메운다. 실리콘 산화막(108)의 막두께로서는 실리콘 기판(101)의 에칭량에 실리콘 산화막(103)을 가한 1.3∼1.5μm정도가 바람직하다.
이후, 공지의 포토리소그래피 기술을 사용하여, 실리콘 산화막(108)의 단차(段差)형상의 낮은 부분에 평탄화용의 더미 패턴으로하여 포토레지스트(109)를 형성한다. 또한 여기서의 마스크 맞춤에서는 엄밀한 정밀도를 필요로 하지 않는다.
다음에 포토레지스트(110)를 전면에 도포하여 표면의 평탄화를 도모한다.
다음에 제1도(d)에 표시하듯이 포토레지스트(110) 및 (109)와 실리콘 산화막(108)과의 사이의 에칭 선택비가 1로 되는 공지의 등속 에칭기술에 의한 에칭백을 하여 포토레지스트(110) 및 (109)가 완전히 제거된 시점에서 에칭을 정지한다. 또한 이때의 에칭은 등방성에 의한 것이라도 무방하다.
이후 제1도(e)에 표시하듯이 공지의 등방성 에칭기술에 의해 실리콘 질화막(104 및 106)을 모두 제거한다.
계속하여 실리콘 산화막(103 및 108)을 마스크로 하여 노출한 실리콘 기판(101)에 대하여 이방성 에칭을 하여, 깊이 2∼4μm정도로 측벽이 대개 수직인 제2의 홈으로서 홈(111)을 형성한다.
또 제1도(f)에 표시하듯이 홈(111)의 내벽을 포함한 전표면에 CVD 법에 의해서 실리콘 산화막(112)을 형성하여 계속해서 CVD 법에 의해서 다결정 실리콘 층(113)을 전표면에 두껍게 퇴적시켜 홈(111)을 완전히 다시 메운다. 이후, 공지의 에칭기술에 의해 이 다결정 실리콘 층(113)을 에칭백한 후 실리콘 산화막(112 및103)을 공지의 이방성 에칭에 의해서 제거하여 표면을 평탄화 한다.
그후 실리콘 질화막(102)을 마스크로하여 다결정 실리콘층(113)의 표면을 실리콘 산화막(114)으로 변환하고, 이때의 마스크로된 소자 형성영역(115)상에 잔존하는 실리콘 질화막(102)을 제거함으로써 표면이 평탄하고, 소자 형성영역(115)과 이상적인 U자형의 홈(111)이 직접 접하는 구조가 실현될 수 있다.
[산업상의 이용가능성]
본 발명에 의하면 실리콘 기판의 임의의 영역에 실리콘 질화막, 실리콘 산화막, 실리콘 질화막으로 이루어진 3층막을 형성하고, 이 3층막의 측벽에 실리콘 질화막을 형성하여 실리콘 기판을 이방적으로 에칭하고 실리콘 산화막으로 다시메우고 실리콘 질화막을 제거하여 홈의 개구부로 하고, 실리콘의 이방성 에칭에 의해서 홈을 형성하도록 하였으므로, 자기 정합에 의해서 U자형의 트렌치홈이 필드영역의 실리콘 산화막의 단부에 형성시킬 수 있고, 소자 형성 영역과 직접 접하는 구조가 가능케되고, 홈폭도 3층막의 측벽에 형성한 실리콘 질화막의 폭으로 일정화된다.
따라서 컬렉터 기판간의 기생용량에 관하여 최소의 값이 얻어지기 때문에 고속성에 특히 우수하고 또 집적도 향상에도 기여하는 일정한 소자형성 영역폭, 일정한 홈폭을 갖는 트렌치 분리구조를 재현성 좋게 얻을 수가 있다.
Claims (1)
- (a) 반도체 기판 표면의 소자형성 영역상에, 제1의 실리콘 질화막, 제1의 실리콘 산화막 및 제2의 실리콘 질화막으로 이루어진 3층 막을 형성하는 공정과, (b) 상기 3층막의 측벼거에 제3의 실리콘 질화막을 형성하는 공정과, (c) 상기 제2및 제3의 실리콘 질화막을 마스크로하여 노출하고 있는 상기 반도체 기판에 대하여 대개 수직인 측벽을 갖는 제1의 홈을 이방성 에칭에 의해 형성하고, 이 제1의 홈을 제2의 실리콘 산화막으로 다시 메우는 공정과, (d) 상기 제2 및 제3의 실리콘 질화막을 제거하고, 이 제3의 실리콘 질화막을 제거함으로써 노출된 상기 반도체 기판에 대하여 상기 제1 및 제2의 실리콘 산화막을 마스크로하여 대개수직인 측벽을 갖는 제2의 홈을 이방성 에칭에 의해 형성하는 공정을 갖는 것을 특징으로 하는 반도체 집적회로 장치의 제조방법.
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| JPS535706B2 (ko) * | 1971-10-14 | 1978-03-01 | ||
| US4333964A (en) * | 1980-09-15 | 1982-06-08 | General Electric Company | Method of making integrated circuits |
| JPS58210634A (ja) * | 1982-05-31 | 1983-12-07 | Toshiba Corp | 半導体装置の製造方法 |
| JPS5943545A (ja) * | 1982-09-06 | 1984-03-10 | Hitachi Ltd | 半導体集積回路装置 |
| JPS59139643A (ja) * | 1983-01-31 | 1984-08-10 | Hitachi Ltd | 半導体装置およびその製造方法 |
| JPS60241231A (ja) * | 1984-05-15 | 1985-11-30 | Nippon Telegr & Teleph Corp <Ntt> | 半導体集積回路装置の製法 |
| NL8700640A (nl) * | 1987-03-18 | 1988-10-17 | Philips Nv | Halfgeleiderinrichting en werkwijze ter vervaardiging daarvan. |
-
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