JPH0479366A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH0479366A JPH0479366A JP2195310A JP19531090A JPH0479366A JP H0479366 A JPH0479366 A JP H0479366A JP 2195310 A JP2195310 A JP 2195310A JP 19531090 A JP19531090 A JP 19531090A JP H0479366 A JPH0479366 A JP H0479366A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体基板上に設けた多結晶シリコンを記憶
素子の電極として使用する半導体装置およびその製造方
法に関するものである。
素子の電極として使用する半導体装置およびその製造方
法に関するものである。
従来の技術
近年、半導体装置の微細化、集積化が進む中で、半導体
記憶素子１個当りの面積は小さ（なり、記憶素子容量を
確保するために、従来の半導体基板上に形成したブレー
ナ型記憶素子に代わって半導体基板上の大きな段差を利
用して、多結晶シリコンを電極とし、この電極上に容量
絶縁膜を形成する積層型記憶素子が採用されている。
記憶素子１個当りの面積は小さ（なり、記憶素子容量を
確保するために、従来の半導体基板上に形成したブレー
ナ型記憶素子に代わって半導体基板上の大きな段差を利
用して、多結晶シリコンを電極とし、この電極上に容量
絶縁膜を形成する積層型記憶素子が採用されている。
以下に、従来の積層型記憶素子とその製造方法について
説明する。
説明する。
第３図は、従来の製造方法により形成した積層型記憶素
子の概略断面図であり、第４図は、従来の積層型記憶素
子の製造方法を示した工程順断面図である。第３図、第
４図を通じて、１が半導体基板、２がＬＯＧＯ３酸化膜
、３がゲート酸化膜、４がゲート電極、５がサイドウオ
ール、６がｎ十拡散層、７が酸化珪素膜、８がストレー
ジノード電極、９が容量絶縁膜、１０が上部多結晶シリ
コン電極、１１が多結晶シリコン膜である。以下に、工
程順に説明する。
子の概略断面図であり、第４図は、従来の積層型記憶素
子の製造方法を示した工程順断面図である。第３図、第
４図を通じて、１が半導体基板、２がＬＯＧＯ３酸化膜
、３がゲート酸化膜、４がゲート電極、５がサイドウオ
ール、６がｎ十拡散層、７が酸化珪素膜、８がストレー
ジノード電極、９が容量絶縁膜、１０が上部多結晶シリ
コン電極、１１が多結晶シリコン膜である。以下に、工
程順に説明する。
半導体基板１上に周知の方法によりＬＯＧＯ３酸化膜２
．ゲート酸化膜３．ゲート電極４．サイドウオール５．
ｎ＋拡散層（ソース、ドレイン拡散層）６を形成した後
、化学的気相成長（以下、ＣＶＤと略す）により酸化珪
素膜７を堆積する（第４図（ａ））。続いて、ホトレジ
ストをマスクにして酸化珪素膜７をエツチングし、半導
体基板１表面のｎ＋拡散層６上にコンタクトホールを形
成する（第４図（ｂ））。次に、ＣＶ Ｄ法により多結
晶シリコン膜１１を堆積する（第４図（Ｃ））。この後
、多結晶シリコン膜１１に不純物拡散し導電性を高めた
後、ホトレジストをマスクにして多結晶シリコン膜１１
をエツチングしストレージノード電極８を形成する。そ
のストージノード電極８上に窒化珪素膜と酸化珪素膜か
ら成る容量絶縁膜９を形成し、ＣＶＤ法により容量絶縁
膜９上に多結晶シリコン膜を堆積し、リンの不純物拡散
により導電性を高め、ホトレジストをマスクとしてエツ
チングし上部多結晶シリコン電極１０を形成する（第４
図（ｄ）〉。以上のようにして、従来の積層型記憶素子
が形成される。
．ゲート酸化膜３．ゲート電極４．サイドウオール５．
ｎ＋拡散層（ソース、ドレイン拡散層）６を形成した後
、化学的気相成長（以下、ＣＶＤと略す）により酸化珪
素膜７を堆積する（第４図（ａ））。続いて、ホトレジ
ストをマスクにして酸化珪素膜７をエツチングし、半導
体基板１表面のｎ＋拡散層６上にコンタクトホールを形
成する（第４図（ｂ））。次に、ＣＶ Ｄ法により多結
晶シリコン膜１１を堆積する（第４図（Ｃ））。この後
、多結晶シリコン膜１１に不純物拡散し導電性を高めた
後、ホトレジストをマスクにして多結晶シリコン膜１１
をエツチングしストレージノード電極８を形成する。そ
のストージノード電極８上に窒化珪素膜と酸化珪素膜か
ら成る容量絶縁膜９を形成し、ＣＶＤ法により容量絶縁
膜９上に多結晶シリコン膜を堆積し、リンの不純物拡散
により導電性を高め、ホトレジストをマスクとしてエツ
チングし上部多結晶シリコン電極１０を形成する（第４
図（ｄ）〉。以上のようにして、従来の積層型記憶素子
が形成される。
発明が解決しようとする課題
しかしながら、上記従来の製造方法では、第３図もしく
は第４図（ｄ）に示すように、半導体基板に対し平行な
ストレージノード電極面と側面部の角度は９０”以下で
あり、かつ断面形状において電極表面に屈曲点が存在す
る。また、素子の微細化が進むと電極面積に対する屈曲
点部分の占める割合が無視できないものとなる。従って
、このような屈曲点の存在する電極表面上に容量絶縁膜
を形成すると、容量絶縁膜に応力が加わりウィークスポ
ット等の原因となり容量絶縁膜の信頼性を確保する上で
問題を有していた。
は第４図（ｄ）に示すように、半導体基板に対し平行な
ストレージノード電極面と側面部の角度は９０”以下で
あり、かつ断面形状において電極表面に屈曲点が存在す
る。また、素子の微細化が進むと電極面積に対する屈曲
点部分の占める割合が無視できないものとなる。従って
、このような屈曲点の存在する電極表面上に容量絶縁膜
を形成すると、容量絶縁膜に応力が加わりウィークスポ
ット等の原因となり容量絶縁膜の信頼性を確保する上で
問題を有していた。
本発明は、上記従来の課題を解決するもので、電極表面
は連続点で構成され、かつ、電極側面の断面形状が円弧
状であるストレージノード電極を形成し、電極上に形成
される容量絶縁膜の信頼性を向上させることのできる優
れた半導体装置およびその製造方法を提供するものであ
る。
は連続点で構成され、かつ、電極側面の断面形状が円弧
状であるストレージノード電極を形成し、電極上に形成
される容量絶縁膜の信頼性を向上させることのできる優
れた半導体装置およびその製造方法を提供するものであ
る。
課題を解決するための手段
この目的を達成するために、本発明の半導体装置は、ス
トレージノード電極に多結晶シリコンサイドウオールを
形成し、電極表面に屈曲点をなくし側面部を球面状にし
た構成を有している。
トレージノード電極に多結晶シリコンサイドウオールを
形成し、電極表面に屈曲点をなくし側面部を球面状にし
た構成を有している。
作用
本発明によれば、ストレージノード電極表面は屈曲点の
ない面で構成され、かつ、側面部は球面状であるため、
電極上に形成する容量絶縁膜に応力が加わることなく、
信頼性の高い記憶素子を形成することができる。
ない面で構成され、かつ、側面部は球面状であるため、
電極上に形成する容量絶縁膜に応力が加わることなく、
信頼性の高い記憶素子を形成することができる。
実施例
以下に、本発明の一実施例半導体について、図面を参照
しながら説明する。第１図は、本発明による半導体装置
の概略断面図である。２１が半導体基板、２２がＬＯＧ
Ｏ８酸化膜、２３がゲート酸化膜、２４がゲート電極、
２５がサイドウオール、２６がｎ十拡散層、２７が酸化
珪素膜、２８が多結晶シリコン、２９が多結晶シリコン
サイドウオール、３０が容量絶縁膜、３１が上部多結晶
シリコン電極である。
しながら説明する。第１図は、本発明による半導体装置
の概略断面図である。２１が半導体基板、２２がＬＯＧ
Ｏ８酸化膜、２３がゲート酸化膜、２４がゲート電極、
２５がサイドウオール、２６がｎ十拡散層、２７が酸化
珪素膜、２８が多結晶シリコン、２９が多結晶シリコン
サイドウオール、３０が容量絶縁膜、３１が上部多結晶
シリコン電極である。
半導体基板２１上に形成されたストレージノード電極は
、多結晶シリコン２８と多結晶シリコンサイドウオール
２９で形成されているため、ストレージノード電極表面
は屈曲点のない面で構成され、かつ、電極側面部は球形
状となる。従って、ストレージノード電極上に形成され
た容量絶縁膜に対し応力が加わることによるウィークス
ポット等の発生がないため、信頼性の高い記憶素子を形
成することが可能となる。さらに、ストレージノード電
極に鋭角部分がないため、形成された記憶素子の上部多
結晶シリコン電極表面は平滑な面となり、素子の微細化
が進む上で問題になる平坦化にも寄与することになる。
、多結晶シリコン２８と多結晶シリコンサイドウオール
２９で形成されているため、ストレージノード電極表面
は屈曲点のない面で構成され、かつ、電極側面部は球形
状となる。従って、ストレージノード電極上に形成され
た容量絶縁膜に対し応力が加わることによるウィークス
ポット等の発生がないため、信頼性の高い記憶素子を形
成することが可能となる。さらに、ストレージノード電
極に鋭角部分がないため、形成された記憶素子の上部多
結晶シリコン電極表面は平滑な面となり、素子の微細化
が進む上で問題になる平坦化にも寄与することになる。
これにより、配線歩留も向上させることができる。
次に、本発明の半導体装置の製造方法の一実施例につい
て、図面を参照しながら詳しく説明する。
て、図面を参照しながら詳しく説明する。
第２図は、本発明の半導体装置の製造方法を示す工程順
の概略断面図である。簡略化するためにあえて記憶素子
形成工程のみ示す。２１が半導体基板、２２がＬＯＧＯ
３酸化膜、２３がゲート酸化膜、２４がゲート電極、２
５がサイドウオール２６がｎ十拡散層、２７が酸化珪化
素膜、２８が多結晶シリコン、２９が多結晶シリコンサ
イドウオール、３０が容量絶縁膜、３１が上部多結晶シ
リコン電極である。
の概略断面図である。簡略化するためにあえて記憶素子
形成工程のみ示す。２１が半導体基板、２２がＬＯＧＯ
３酸化膜、２３がゲート酸化膜、２４がゲート電極、２
５がサイドウオール２６がｎ十拡散層、２７が酸化珪化
素膜、２８が多結晶シリコン、２９が多結晶シリコンサ
イドウオール、３０が容量絶縁膜、３１が上部多結晶シ
リコン電極である。
まず、半導体基板２１上に周知の方法によりＬＯＧＯ３
酸化膜２２、ゲート酸化膜２３、ゲート電極２４、サイ
ドウ万一ル２５、ｎ＋拡散層（ソース、ドレイン拡散層
）２６を形成した後、ＣＶＤ法により酸化珪素膜２７を
堆積する（第２図（ａ））。続いて、ホトレジストをマ
スクにして酸化珪素膜７をエツチングし、半導体基板２
１の表面のｎ＋拡散層６上にコンタクトホールを形成す
る（第２図（ｂ））。次にＣＶＤ法により多結晶シリコ
ン膜を堆積し、ホトレジストをマスクにして多結晶シリ
コン膜をエツチングし多結晶シリコン電極を形成する（
第２図（Ｃ））。次に、多結晶シリコン膜をＣＶＤ法に
より堆積した後、多結晶シリコンの異方性エツチングを
表面全体に施し、多結晶シリコンサイドウオール２９を
形成した後、リンを不純物拡散し導電性を高めてストレ
ージノード電極を形成する（第２図（ｄ））。そのスト
レージノード電極上に例えば窒化珪素膜と酸化珪素膜か
らなる容量絶縁膜３０を形成し、ＣＶＤ法により容量絶
縁膜上に多結晶シリコン膜を堆積し、リンの不純物拡散
により導電性を高め、ホトレジストをマスクにエツチン
グし上部多結晶シリコン電極３１を形成する（第２図（
ｆ））。以上のようにして、本発明の製造方法により、
容量素子が形成される。本発明の製造方法によれば、多
結晶シリコン膜を全面に堆積した後、全面に多結晶シリ
コンの異方性エツチングをし多結晶シリコンサイドウオ
ールを形成するため、ストレージノード電極表面の端面
において、端部での接線とストレージノード電極側面の
なす角度は９０°以上となり、かつ側面部は球面状とな
る。従って、この方法は、その上に形成する容量絶縁膜
に対し応力を加えることがなく、容量絶縁膜の信頼性を
高めることのできる優れた半導体装置の製造方法である
。
酸化膜２２、ゲート酸化膜２３、ゲート電極２４、サイ
ドウ万一ル２５、ｎ＋拡散層（ソース、ドレイン拡散層
）２６を形成した後、ＣＶＤ法により酸化珪素膜２７を
堆積する（第２図（ａ））。続いて、ホトレジストをマ
スクにして酸化珪素膜７をエツチングし、半導体基板２
１の表面のｎ＋拡散層６上にコンタクトホールを形成す
る（第２図（ｂ））。次にＣＶＤ法により多結晶シリコ
ン膜を堆積し、ホトレジストをマスクにして多結晶シリ
コン膜をエツチングし多結晶シリコン電極を形成する（
第２図（Ｃ））。次に、多結晶シリコン膜をＣＶＤ法に
より堆積した後、多結晶シリコンの異方性エツチングを
表面全体に施し、多結晶シリコンサイドウオール２９を
形成した後、リンを不純物拡散し導電性を高めてストレ
ージノード電極を形成する（第２図（ｄ））。そのスト
レージノード電極上に例えば窒化珪素膜と酸化珪素膜か
らなる容量絶縁膜３０を形成し、ＣＶＤ法により容量絶
縁膜上に多結晶シリコン膜を堆積し、リンの不純物拡散
により導電性を高め、ホトレジストをマスクにエツチン
グし上部多結晶シリコン電極３１を形成する（第２図（
ｆ））。以上のようにして、本発明の製造方法により、
容量素子が形成される。本発明の製造方法によれば、多
結晶シリコン膜を全面に堆積した後、全面に多結晶シリ
コンの異方性エツチングをし多結晶シリコンサイドウオ
ールを形成するため、ストレージノード電極表面の端面
において、端部での接線とストレージノード電極側面の
なす角度は９０°以上となり、かつ側面部は球面状とな
る。従って、この方法は、その上に形成する容量絶縁膜
に対し応力を加えることがなく、容量絶縁膜の信頼性を
高めることのできる優れた半導体装置の製造方法である
。
発明の効果
以上のように、本発明によれば、多結晶シリコンと多結
晶シリコンサイドウオールを使用し、ストレージノード
電極表面の端面における端部での接線とストレージノー
ド電極の側面とのなす角度が９０°以上で、かつ側面部
を球面状にすることで、電極上に形成する容量絶縁膜の
信頼性を向上させ、さらに、平坦化にも寄与することか
ら後工程での配線保留を向上させることのできる優れた
半導体装置およびその製造方法である。
晶シリコンサイドウオールを使用し、ストレージノード
電極表面の端面における端部での接線とストレージノー
ド電極の側面とのなす角度が９０°以上で、かつ側面部
を球面状にすることで、電極上に形成する容量絶縁膜の
信頼性を向上させ、さらに、平坦化にも寄与することか
ら後工程での配線保留を向上させることのできる優れた
半導体装置およびその製造方法である。
第１図は本発明における半導体装置の断面図、第２図は
本発明における半導体装置の製造方法の工程順断面図、
第３図は従来の半導体装置の断面図、第４図は従来の半
導体装置の製造方法の工程順断面図である。 １・・・・・・半導体基板、２・・・・・・ＬＯＣＯ３
酸化膜、３・・・・・・ゲート酸化膜、４・・・・・・
ゲート電極、５・・・・・サイドウオール、６・・・・
・・ｎ十拡散層、７・・・・・・酸化珪素膜、８・・・
・・・多結晶シリコン、９・・・・・・多結晶シリコン
サイドウオール、１０，１３・・・・・・容量絶縁膜、
１１．１４・・・・・・上部多結晶シリコン電極、１２
・・・・・・ストレージノード電極、１５・・・・・・
多結晶シリコン膜。 代理人の氏名 弁理士 粟野重孝 はか１名塚
本発明における半導体装置の製造方法の工程順断面図、
第３図は従来の半導体装置の断面図、第４図は従来の半
導体装置の製造方法の工程順断面図である。 １・・・・・・半導体基板、２・・・・・・ＬＯＣＯ３
酸化膜、３・・・・・・ゲート酸化膜、４・・・・・・
ゲート電極、５・・・・・サイドウオール、６・・・・
・・ｎ十拡散層、７・・・・・・酸化珪素膜、８・・・
・・・多結晶シリコン、９・・・・・・多結晶シリコン
サイドウオール、１０，１３・・・・・・容量絶縁膜、
１１．１４・・・・・・上部多結晶シリコン電極、１２
・・・・・・ストレージノード電極、１５・・・・・・
多結晶シリコン膜。 代理人の氏名 弁理士 粟野重孝 はか１名塚
Claims (2)
- （１）半導体基板と、前記半導体基板に形成された拡散
層と、前記半導体基板上に形成された絶縁膜と、前記拡
散層と接続するように前記絶縁膜に形成されたコンタク
トと、前記絶縁膜表面および前記コンタクト底面に形成
された第１の多結晶シリコンと、前記第１の多結晶シリ
コンの露出した表面に形成された容量絶縁膜と、前記容
量絶縁膜の側壁に形成された表面が円弧上の第２の多結
晶シリコンのサイドウォールと、前記容量絶縁膜と前記
サイドウォール表面に形成された第３の多結晶シリコン
を備えたことを特徴とする半導体装置。 - （２）半導体基板内に拡散層を形成する工程と、前記半
導体基板上に絶縁膜を形成する工程と、前記拡散層とコ
ンタクトする領域上の前記絶縁膜を除去する工程と、前
記絶縁膜表面および前記コンタクト底面に第１の多結晶
シリコンを形成する工程と、前記第１の多結晶シリコン
の露出した表面に容量絶縁膜を形成する工程と、前記半
導体基板の全面に第２の多結晶シリコンを形成する工程
と、前記第２の多結晶シリコンをドライエッチングして
、第２の多結晶シリコンからなるサイドウォールを形成
する工程と、少なくとも前記容量絶縁膜と前記サイドウ
ォール表面に第３の多結晶シリコンを形成する工程を備
えたことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2195310A JPH0479366A (ja) | 1990-07-23 | 1990-07-23 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2195310A JPH0479366A (ja) | 1990-07-23 | 1990-07-23 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0479366A true JPH0479366A (ja) | 1992-03-12 |
Family
ID=16339031
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2195310A Pending JPH0479366A (ja) | 1990-07-23 | 1990-07-23 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0479366A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6483140B1 (en) * | 1999-07-26 | 2002-11-19 | Mitsubishi Denki Kabushiki Kaisha | DRAM storage node with insulating sidewalls |
-
1990
- 1990-07-23 JP JP2195310A patent/JPH0479366A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6483140B1 (en) * | 1999-07-26 | 2002-11-19 | Mitsubishi Denki Kabushiki Kaisha | DRAM storage node with insulating sidewalls |
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