JPS61220353A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS61220353A JPS61220353A JP6147385A JP6147385A JPS61220353A JP S61220353 A JPS61220353 A JP S61220353A JP 6147385 A JP6147385 A JP 6147385A JP 6147385 A JP6147385 A JP 6147385A JP S61220353 A JPS61220353 A JP S61220353A
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- semiconductor
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
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- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、半導体装置の製造方法に係わり、特に素子分
離技術の改良をはかった半導体装置の製造方法に関する
。
離技術の改良をはかった半導体装置の製造方法に関する
。
半導体としてシリコンを用いた半導体装置、例えばＭＯ
８型半導体装置においては、寄生チャネルによる絶縁不
良をなくし、且つ寄生容量を小さくするために、素子間
の所謂フィールド領域に厚い絶縁膜を形成することが行
われている。そして最近、特に微細化を０指した素子分
離法として、フィールド領域部に細く深い溝を形成し、
この溝内にカバーレッジの良いポリ３ｉを埋込み、その
上を酸化して素子分離を行う、所謂トレンチ法と称され
る素子分離法が提案されている。
８型半導体装置においては、寄生チャネルによる絶縁不
良をなくし、且つ寄生容量を小さくするために、素子間
の所謂フィールド領域に厚い絶縁膜を形成することが行
われている。そして最近、特に微細化を０指した素子分
離法として、フィールド領域部に細く深い溝を形成し、
この溝内にカバーレッジの良いポリ３ｉを埋込み、その
上を酸化して素子分離を行う、所謂トレンチ法と称され
る素子分離法が提案されている。
第２図（ａ）（ｂ）にトレンチ法の一例を示す。
この方法では、まず第２図（ａ）に示す如＜Ｓｉ基板２
１上にＳｉＯ２膜２２を介してＳｉＮ膜２膜管３成した
後、これらの膜２２．２３に開口を設ける。続いて、Ｒ
ＩＥ法（反応性イオンエツチング法）によりＳｉＮ膜２
膜管３スクとしてＳｉ基板２１を選択エツチングし、素
子分離用溝を形成する。その後、露出したＳｉ基板２１
表面にＳｉＯ２膜２５膜形５する。さらに、全面にポリ
５ｉｌ１２６を堆積した後、ポリ３ｉ膜２６をＲＩＥ法
により全面エツチングして溝内にのみポリ５ｉ１２６を
残置させる。
１上にＳｉＯ２膜２２を介してＳｉＮ膜２膜管３成した
後、これらの膜２２．２３に開口を設ける。続いて、Ｒ
ＩＥ法（反応性イオンエツチング法）によりＳｉＮ膜２
膜管３スクとしてＳｉ基板２１を選択エツチングし、素
子分離用溝を形成する。その後、露出したＳｉ基板２１
表面にＳｉＯ２膜２５膜形５する。さらに、全面にポリ
５ｉｌ１２６を堆積した後、ポリ３ｉ膜２６をＲＩＥ法
により全面エツチングして溝内にのみポリ５ｉ１２６を
残置させる。
次いで、第２図（ｂ）に示す如＜Ｓ Ｉ Ｎｌ！２３を
マスクとしてポリ３ｉ表面を酸化することにより、ポリ
Ｓｉ膜２６の表面にＳｉＯ２膜２７膜形７する。これに
より、ポリＳｉ膜２６を電気的に分離して、素子分離が
なされる。
マスクとしてポリ３ｉ表面を酸化することにより、ポリ
Ｓｉ膜２６の表面にＳｉＯ２膜２７膜形７する。これに
より、ポリＳｉ膜２６を電気的に分離して、素子分離が
なされる。
しかしながら、この種の方法にあっては次のような問題
があった。即ち、第２図（ｂ）にも示すように、ＳｉＮ
膜２膜管３にも酸化膜（ＳｉＯ２）２７が形成され、バ
ーズビークの分（ΔＷ）だけ分離幅が大きくなり、微細
化の妨げとなる。また、３ｉ基板２１の溝の上部（図中
破線Ａで囲んだ部分）も酸化が進む。８１基板２１の一
部が酸化されると、全体の堆積が増加するのでストレス
が発生し、結晶欠陥が発生する。このため、のちに形成
する半導体素子の拡散層のリーク電流が増加する等の問
題があった。
があった。即ち、第２図（ｂ）にも示すように、ＳｉＮ
膜２膜管３にも酸化膜（ＳｉＯ２）２７が形成され、バ
ーズビークの分（ΔＷ）だけ分離幅が大きくなり、微細
化の妨げとなる。また、３ｉ基板２１の溝の上部（図中
破線Ａで囲んだ部分）も酸化が進む。８１基板２１の一
部が酸化されると、全体の堆積が増加するのでストレス
が発生し、結晶欠陥が発生する。このため、のちに形成
する半導体素子の拡散層のリーク電流が増加する等の問
題があった。
本発明は上記事情を考慮してなされたもので、その目的
とするところは、横方向にバーズビークを発生させるこ
となく、且つ半導体基板に結晶欠陥を発生させることな
く素子分離を行うことができ、素子特性の向上及び高集
積化をはかり得る半導体装置の製造方法を提供すること
にある。
とするところは、横方向にバーズビークを発生させるこ
となく、且つ半導体基板に結晶欠陥を発生させることな
く素子分離を行うことができ、素子特性の向上及び高集
積化をはかり得る半導体装置の製造方法を提供すること
にある。
本発明の骨子は、素子分離用溝に埋込む半導体膜の選択
酸化を行うことなく、該半導体膜上に絶縁膜を形成する
ことにある。
酸化を行うことなく、該半導体膜上に絶縁膜を形成する
ことにある。
即ち本発明は、素子分離用溝に多結晶シリコン等の半導
体膜を埋込んで素子分離をはかった半導体装置の製造方
法において、半導体基板上の素子形成領域を除く部分に
マスク材料膜を形成したのち、このマスク材料膜をマス
クとして前記半導体基板を選択的にエツチングし素子分
離用溝を形成し、次いで全面に前記基板と同じ材質から
なる半導体膜を形成したのち、全面エツチングして該半
導体膜を前記溝内にのみ前記基板の表面より低く埋込み
、次いで全面に絶縁膜を形成したのち、表面形状が略平
坦になる平坦化用膜を形成し、次いで上記絶縁膜の表面
が前記マスク材料膜の表面より低くなるまで、上記平坦
化用膜及び絶縁膜を全面エツチングし、しかるのち前記
マスク材料膜をエツチング除去するようにした方法であ
る。
体膜を埋込んで素子分離をはかった半導体装置の製造方
法において、半導体基板上の素子形成領域を除く部分に
マスク材料膜を形成したのち、このマスク材料膜をマス
クとして前記半導体基板を選択的にエツチングし素子分
離用溝を形成し、次いで全面に前記基板と同じ材質から
なる半導体膜を形成したのち、全面エツチングして該半
導体膜を前記溝内にのみ前記基板の表面より低く埋込み
、次いで全面に絶縁膜を形成したのち、表面形状が略平
坦になる平坦化用膜を形成し、次いで上記絶縁膜の表面
が前記マスク材料膜の表面より低くなるまで、上記平坦
化用膜及び絶縁膜を全面エツチングし、しかるのち前記
マスク材料膜をエツチング除去するようにした方法であ
る。
（発明の効果）
本発明によれば、選択酸化法を用いることなく絶縁膜を
形成しているので、バーズビークの発生によりフィール
ド分離幅が増加することはない。
形成しているので、バーズビークの発生によりフィール
ド分離幅が増加することはない。
このため、マスク寸法通りの分離幅を実現することがで
き、パターン設計がし易くなり、高集積化に極めて有効
である。しかも、半導体基板が酸化されないので、溝上
部でのストレスの発生がなくなり、結晶欠陥が発生する
ことはない。このため、リーク電流の増加等もなくなり
、素子の信頼性の向上をはかり得る。また、半導体膜が
溝内に平坦に埋込まれなくても、その上に形成する絶縁
膜により表面平坦化が実現されるので、素子の微細化及
び高集積化に有効である。
き、パターン設計がし易くなり、高集積化に極めて有効
である。しかも、半導体基板が酸化されないので、溝上
部でのストレスの発生がなくなり、結晶欠陥が発生する
ことはない。このため、リーク電流の増加等もなくなり
、素子の信頼性の向上をはかり得る。また、半導体膜が
溝内に平坦に埋込まれなくても、その上に形成する絶縁
膜により表面平坦化が実現されるので、素子の微細化及
び高集積化に有効である。
以下、本発明の詳細を図示の実施例によって説明する。
第１図（ａ）〜（ｆ）は本発明の一実施例方法に係わる
半導体装置の製造工程を示す断面図である。まず、第１
図（ａ）に示す如く面方位（１００）、比抵抗５〜１０
［Ω／α］のＰ型Ｓｉ基板１１を用意し、この基板１１
上に耐エツチングマスクとして５ｉＯ２１１２を約５０
０［人］、ＳｉＮ膜（マスク材料膜）１３を約２０００
［入コ積層し、これらを素子形成領域以外の素子分離
領域（フィールド領域）に選択的に残す。続いて、Ｓｉ
Ｎ膜１膜管３スクとしてＲＩＥ法によりＳｉ基板１１を
選択エツチングし、フィールド領域に幅１［μｍｌ、深
さ３［μＴｒＬ］程度の溝１４を形成する。
半導体装置の製造工程を示す断面図である。まず、第１
図（ａ）に示す如く面方位（１００）、比抵抗５〜１０
［Ω／α］のＰ型Ｓｉ基板１１を用意し、この基板１１
上に耐エツチングマスクとして５ｉＯ２１１２を約５０
０［人］、ＳｉＮ膜（マスク材料膜）１３を約２０００
［入コ積層し、これらを素子形成領域以外の素子分離
領域（フィールド領域）に選択的に残す。続いて、Ｓｉ
Ｎ膜１膜管３スクとしてＲＩＥ法によりＳｉ基板１１を
選択エツチングし、フィールド領域に幅１［μｍｌ、深
さ３［μＴｒＬ］程度の溝１４を形成する。
次いで、第１図（ｂ）に示す如く熱酸化により溝１４の
側壁１．：５００ ［人］程度（７）Ｓ ｉ ０２膜１
５を形成する。ここで、上記ＳｉＯ２膜１５は３ｉ基板
１１とその溝内に埋込む半導体膜との界面を改善するた
めのもので、必ずしも必要でない。
側壁１．：５００ ［人］程度（７）Ｓ ｉ ０２膜１
５を形成する。ここで、上記ＳｉＯ２膜１５は３ｉ基板
１１とその溝内に埋込む半導体膜との界面を改善するた
めのもので、必ずしも必要でない。
続いて、ＬＰＣＶＤ法により全面にポリ３ｉ膜（半導体
膜）１６を厚さ５０００ ［人］程度形成し、溝１４を
該膜１６で埋込む。ここで、ポリＳ（膜１６の形成膜厚
が溝１４の開口幅の１／２程度以上あれば、溝１４は該
膜１６で略完全に埋込まれることになる。また、ポリ５
ｉ１９１６には予め不純物としてＰ、Ｂ等を拡散し、該
躾１６を低抵抗にしておいても回答差支えない。その後
、ＣＦ４と０２ガスとの混合ガスを含むＲＩＥ法を用い
、第１図（Ｃ）に示す如くポリＳｉ膜１６を全面エツチ
ングし、溝１４内にのみポリＳｉ膜１６を残置させる。
膜）１６を厚さ５０００ ［人］程度形成し、溝１４を
該膜１６で埋込む。ここで、ポリＳ（膜１６の形成膜厚
が溝１４の開口幅の１／２程度以上あれば、溝１４は該
膜１６で略完全に埋込まれることになる。また、ポリ５
ｉ１９１６には予め不純物としてＰ、Ｂ等を拡散し、該
躾１６を低抵抗にしておいても回答差支えない。その後
、ＣＦ４と０２ガスとの混合ガスを含むＲＩＥ法を用い
、第１図（Ｃ）に示す如くポリＳｉ膜１６を全面エツチ
ングし、溝１４内にのみポリＳｉ膜１６を残置させる。
このとき、ポリＳｉ膜１６の表面が、Ｓｉ基板１１の表
面よりも低くなるまでエツチングする。
面よりも低くなるまでエツチングする。
次いで、第１図（ｄ）に示す如＜ＬＰＣＶＤ法により全
面に５ｉ０２１１７を約４０００ ［人コ程度の膜厚に
形成した後、例えばスピンナコート法により平坦化用膜
として平坦部で０．２［μｍ］の膜厚になるフォトレジ
スト族１８を塗布形成する。その後、ＣＦ４と０２ガス
との混合ガスを用い、５ｉＯｚ膜１７とレジスト１ａ１
８とのエッチレートが略等しくなるＲＩＥによりレジス
ト膜１６を全面エツチングし、さらに第１図（ｅ）に示
す如＜ＳｉＮ躾１３が露出するまで５ｉ０２１１７を全
面エツチングする。
面に５ｉ０２１１７を約４０００ ［人コ程度の膜厚に
形成した後、例えばスピンナコート法により平坦化用膜
として平坦部で０．２［μｍ］の膜厚になるフォトレジ
スト族１８を塗布形成する。その後、ＣＦ４と０２ガス
との混合ガスを用い、５ｉＯｚ膜１７とレジスト１ａ１
８とのエッチレートが略等しくなるＲＩＥによりレジス
ト膜１６を全面エツチングし、さらに第１図（ｅ）に示
す如＜ＳｉＮ躾１３が露出するまで５ｉ０２１１７を全
面エツチングする。
次いで、例えばＣＦ２．０２ 、Ｎ２を含むＣＤＥ （
ケミカルドライエツチング）法を用い、第１図（ｆ）に
示す如＜ＳｉＮ膜１膜管３去し、その後例えばＮ８４
Ｆを用いて５１０２膜１２を除去する。このとき、Ｓｉ
Ｏ２膜１７膜層７も同程度エツチングされるので、Ｓｉ
Ｏ２膜１７膜層７部分が丸められて形成され、表面形状
が緩やかに形成される。これ以降は、通常の工程により
、ＭＯＳ、ＣＭＯ８或いはバイポーラ等の素子を形成す
ればよい。
ケミカルドライエツチング）法を用い、第１図（ｆ）に
示す如＜ＳｉＮ膜１膜管３去し、その後例えばＮ８４
Ｆを用いて５１０２膜１２を除去する。このとき、Ｓｉ
Ｏ２膜１７膜層７も同程度エツチングされるので、Ｓｉ
Ｏ２膜１７膜層７部分が丸められて形成され、表面形状
が緩やかに形成される。これ以降は、通常の工程により
、ＭＯＳ、ＣＭＯ８或いはバイポーラ等の素子を形成す
ればよい。
かくして本実施例方法によれば、ポリＳｉの選択酸化を
行うことなく、溝１４内のポリＳｉ膜１６上１．：ＬＰ
ｃＶＤ−８ｉ ０２ ｍ１１１７を形１１ているので、
このＳ、ｉ０２膜１７の形成に際しバーズビークが発生
する虞れはない。このため、マスク寸法通りの素子分離
幅を実現することができ、素子の微細化及び高集積化に
有効である。また、３ｉ基板１１が酸化されないので、
溝１４の上部でストレスが発生することはなく、結晶欠
陥の発生を未然に防止することができる。従って、その
後に形成する素子の拡散層のリーク電流等の増加を招く
こともなく、素子特性の向上をはかり得る。
行うことなく、溝１４内のポリＳｉ膜１６上１．：ＬＰ
ｃＶＤ−８ｉ ０２ ｍ１１１７を形１１ているので、
このＳ、ｉ０２膜１７の形成に際しバーズビークが発生
する虞れはない。このため、マスク寸法通りの素子分離
幅を実現することができ、素子の微細化及び高集積化に
有効である。また、３ｉ基板１１が酸化されないので、
溝１４の上部でストレスが発生することはなく、結晶欠
陥の発生を未然に防止することができる。従って、その
後に形成する素子の拡散層のリーク電流等の増加を招く
こともなく、素子特性の向上をはかり得る。
なお、本発明は上述した実施例方法に限定されるもので
はない。例えば、前記溝内に埋込む半導体膜はポリＳｉ
に限るものではなく、半導体基板と同じ材質からなり、
カバーレッジのよいものであればよい。さらに、不純物
を含んだ絶縁膜（例えばＰＳＧ、ＢＰＳＧ等）は、熱膨
張によるストレスが小さいので、半導体膜の代りに使用
することができる。また、半導体膜上に形成する絶縁膜
としては、ＬＰＣＶＤ−８ｉ ０２膜に限るものでハナ
ク、ＴＥ０１−Ａｎ２０ｇ 、常圧ＣＶＤ−８ｉＯ２膜
等の絶縁膜であってもよい。さらに、絶縁膜の膜質を良
くするために、全面に絶縁膜を形成した後、熱処理（例
えば７００〜１１００℃でドライ０２ 、 Ｎ２ ）を
行うようにしてもよい。
はない。例えば、前記溝内に埋込む半導体膜はポリＳｉ
に限るものではなく、半導体基板と同じ材質からなり、
カバーレッジのよいものであればよい。さらに、不純物
を含んだ絶縁膜（例えばＰＳＧ、ＢＰＳＧ等）は、熱膨
張によるストレスが小さいので、半導体膜の代りに使用
することができる。また、半導体膜上に形成する絶縁膜
としては、ＬＰＣＶＤ−８ｉ ０２膜に限るものでハナ
ク、ＴＥ０１−Ａｎ２０ｇ 、常圧ＣＶＤ−８ｉＯ２膜
等の絶縁膜であってもよい。さらに、絶縁膜の膜質を良
くするために、全面に絶縁膜を形成した後、熱処理（例
えば７００〜１１００℃でドライ０２ 、 Ｎ２ ）を
行うようにしてもよい。
これにより、絶縁膜の耐エツチング特性及び絶縁破壊電
圧等を向上させることが可能となる。また、マスク材料
膜としてはＳｉＮに限るものではな（、前記絶縁膜と平
坦化用膜に対しエツチング選択比のあるものであればよ
い。例えば、タングステン等の高融点金属或いはＳｉＮ
／ポリ３ｉ等の積層膜を用いることが可能である。さら
に、平坦化用膜としてはレジストの代りに、スピンコー
ドで形成できるスピオンガラス、或いは低温メルト材と
してのＢＰＳＧ、ＢＳＧ、ＰＳＧ等を用いることが可能
である。
圧等を向上させることが可能となる。また、マスク材料
膜としてはＳｉＮに限るものではな（、前記絶縁膜と平
坦化用膜に対しエツチング選択比のあるものであればよ
い。例えば、タングステン等の高融点金属或いはＳｉＮ
／ポリ３ｉ等の積層膜を用いることが可能である。さら
に、平坦化用膜としてはレジストの代りに、スピンコー
ドで形成できるスピオンガラス、或いは低温メルト材と
してのＢＰＳＧ、ＢＳＧ、ＰＳＧ等を用いることが可能
である。
また、前記半導体膜の形成膜厚は実施例に回答限定され
るものではなく、仕様に応じて適宜変更可能である。溝
を完全に埋込むことからは、溝の上部の幅の１７２以上
の膜厚にすることが望ましい。さらに、前記平坦化用膜
及び絶縁膜の全面エツチング時におけるこれらの躾のエ
ツチング速度は同じ程度であるのが望ましいが、平坦化
用膜のエツチング速度の方が速くても殆ど問題とならな
い。平坦化用膜の絶縁膜に対するエツチング速度が、０
．８〜５倍程度であれば十分である。その他、本発明の
要旨を逸脱しない範囲で、種々変形して実施することが
できる。
るものではなく、仕様に応じて適宜変更可能である。溝
を完全に埋込むことからは、溝の上部の幅の１７２以上
の膜厚にすることが望ましい。さらに、前記平坦化用膜
及び絶縁膜の全面エツチング時におけるこれらの躾のエ
ツチング速度は同じ程度であるのが望ましいが、平坦化
用膜のエツチング速度の方が速くても殆ど問題とならな
い。平坦化用膜の絶縁膜に対するエツチング速度が、０
．８〜５倍程度であれば十分である。その他、本発明の
要旨を逸脱しない範囲で、種々変形して実施することが
できる。
【図面の簡単な説明】
第１図（ａ）〜（ｆ）は本発明の一実施例に係わる半導
体装置の製造工程を示す断面図、第２図（ａ）（ｂ）は
従来方法の問題点を説明するための断面図である。 １１・・・Ｓｉ基板（半導体基板）、１２・・・５ｉＯ
２１，１３・・Ｓ ｉ ＮＭ （’スフ材料１１１）、
１４・・・素子分離用溝、１５・・・熱酸化Ｓ＋０２膜
、１６・・・ポリＳｉ膜（半導体膜）、１７・・・ＣＶ
Ｄ−８ｉ ０２ ＩＩ！ （絶縁膜）、１８・・・レジ
スト（平坦化用膜）。 出願人代理人 弁理士 鈴江武彦 第 １ 図 Ｍ１図
体装置の製造工程を示す断面図、第２図（ａ）（ｂ）は
従来方法の問題点を説明するための断面図である。 １１・・・Ｓｉ基板（半導体基板）、１２・・・５ｉＯ
２１，１３・・Ｓ ｉ ＮＭ （’スフ材料１１１）、
１４・・・素子分離用溝、１５・・・熱酸化Ｓ＋０２膜
、１６・・・ポリＳｉ膜（半導体膜）、１７・・・ＣＶ
Ｄ−８ｉ ０２ ＩＩ！ （絶縁膜）、１８・・・レジ
スト（平坦化用膜）。 出願人代理人 弁理士 鈴江武彦 第 １ 図 Ｍ１図
Claims (4)
- （１）半導体基板上の素子形成領域を除く部分にマスク
材料膜を形成する工程と、上記マスク材料膜をマスクと
して前記半導体基板を選択的にエッチングし素子分離用
溝を形成する工程と、次いで全面に前記基板と同じ材質
からなる半導体膜を形成したのち、全面エッチングして
該半導体膜を前記溝内にのみ前記基板の表面より低く埋
込む工程と、次いで全面に絶縁膜を形成したのち、表面
形状が略平坦になる平坦化用膜を形成する工程と、次い
で上記絶縁膜の表面が前記マスク材料膜の表面より低く
なるまで、上記平坦化用膜及び絶縁膜を全面エッチング
する工程と、次いで前記マスク材料膜をエッチング除去
する工程とを含むことを特徴とする半導体装置の製造方
法。 - （２）前記半導体基板はシリコン基板であり、前記半導
体膜は多結晶シリコンであることを特徴とする特許請求
の範囲第１項記載の半導体装置の製造方法。 - （３）前記半導体膜を埋込む工程として、該半導体膜を
前記溝の上部の幅の１／２以上の膜厚に形成することを
特徴とする特許請求の範囲第１項又は第２項記載の半導
体装置の製造方法。 - （４）前記平坦化用膜及び絶縁膜をエッチングする工程
として、平坦化用膜の絶縁膜に対するエッチング速度比
が０．８〜５倍となるエッチング法を用いたことを特徴
とする特許請求の範囲第１項記載の半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6147385A JPS61220353A (ja) | 1985-03-26 | 1985-03-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6147385A JPS61220353A (ja) | 1985-03-26 | 1985-03-26 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61220353A true JPS61220353A (ja) | 1986-09-30 |
Family
ID=13172060
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6147385A Pending JPS61220353A (ja) | 1985-03-26 | 1985-03-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61220353A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4833098A (en) * | 1981-06-25 | 1989-05-23 | Sieko Epson Corporation | Polycrystalline semiconductor deposition in groove for device insolation |
| DE4310954A1 (de) * | 1992-04-16 | 1993-10-21 | Micron Technology Inc | Halbleiter-Bearbeitungsverfahren zum Herstellen eines Isoliergrabens in einem Substrat |
| KR20000074355A (ko) * | 1999-05-20 | 2000-12-15 | 김영환 | 반도체소자의 격리영역 형성방법 |
| JP2014236014A (ja) * | 2013-05-30 | 2014-12-15 | ローム株式会社 | 半導体装置および半導体装置の製造方法 |
| JP2016146507A (ja) * | 2016-04-27 | 2016-08-12 | 大日本印刷株式会社 | ナノインプリントリソグラフィ用テンプレートの製造方法 |
| US10622443B2 (en) | 2013-05-30 | 2020-04-14 | Rohm Co., Ltd. | Semiconductor device with different material layers in element separation portion trench and method for manufacturing semiconductor device |
-
1985
- 1985-03-26 JP JP6147385A patent/JPS61220353A/ja active Pending
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