DE3327301A1 - Integrierte halbleiterschaltung und verfahren zu ihrer herstellung - Google Patents

Integrierte halbleiterschaltung und verfahren zu ihrer herstellung

Info

Publication number
DE3327301A1
DE3327301A1 DE19833327301 DE3327301A DE3327301A1 DE 3327301 A1 DE3327301 A1 DE 3327301A1 DE 19833327301 DE19833327301 DE 19833327301 DE 3327301 A DE3327301 A DE 3327301A DE 3327301 A1 DE3327301 A1 DE 3327301A1
Authority
DE
Germany
Prior art keywords
semiconductor
region
oxide film
semiconductor device
doped
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE19833327301
Other languages
English (en)
Other versions
DE3327301C2 (de
Inventor
Masao Fuchu Kawamura
Katsumi Tokyo Ogiue
Daisuke Okada
Toshihiko Koganei Takakura
Yoichi Kokubunji Tamaki
Akihisa Uchida
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Publication of DE3327301A1 publication Critical patent/DE3327301A1/de
Application granted granted Critical
Publication of DE3327301C2 publication Critical patent/DE3327301C2/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/763—Polycrystalline semiconductor regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/981—Utilizing varying dielectric thickness

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Element Separation (AREA)
  • Bipolar Transistors (AREA)
  • Local Oxidation Of Silicon (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

Die Erfindung betrifft eine integrierte Halbleiterschaltung (im folgenden als "IC" bezeichnet) mit einer hohen Integrationsdichte und ein Verfahren zu ihrer Herstellung.
Es sind neue Isolationstechniken in großer Zahl in Entwicklung, die dazu ausgelegt werden , die Integrationsdichte von ICs zu erhöhen. Bei vielen davon findet das (isotrope) reaktive Ionenätzen Anwendung, wodurch ein nur schwaches Ätzen von Seitenflächen bedingt wird (vergl. "NIKKEI ELECTRONICS" 29. März 1982, Seiten 90 bis 101).
Eine solche Isolationstechnik ist nicht nur für bipolare ICs, sondern auch für MOS-ICs anwendbar. Ihre Vorteile können besonders bei bipolaren ICs ausgenutzt werden, die tiefe Isolationsbereiche erfordern. Im folgenden wird sich die Beschreibung deshalb auf die bipolaren ICs konzentrieren.
Als eine der aufgeführten Isolationstechniken findet ein Verfahren Anwendung, bei dem cer Teil eines Halbleiterkörpers, der ein Isolationsbereich werden soll, eingeschnitten wird, um eine Rinne zu bilden, woraufhin die Rinne unter Verwendung eines isolierenden Materials, wie SiO,, oder polykristallinem Silizium, als Füllmaterial ( burying material) aufgefüllt wird. Ein konkreter Weg zur Auffüllung des Rinnenteils mit dem Füllmaterial wird weiter unten ausgeführt. Das Füllmaterial wird auf der gesamten Oberfläche des mit der Rinne versehenen Halbleiterkörpers dick abgeschieden. Daraufhin wird die gesamte Oberfläche geätzt und dabei geglättet, um das überschüssige Füllmaterial zu entfernen.
Bei der Ausbildung verschiedener Bauelemente, wie z.B. von
Transistoren, in einem IC wird unvermeidlich in einem bestimmten Teil eines Chips, insbesondere im Randbereich, ein umfangreicher Isolationsbereich zur Bildung der Verdrahtung festgelegt. Das führt zum Problem der Glättung der Oberfläche dieses Teilbereichs. Ein im Vergleich zu seiner Tiefe schmaler Isolationsbereich ist nicht sehr kritisch, weil die Rinne annähernd aufgefüllt ist. Im Gegensatz dazu tritt bei einem gegenüber der Tiefe breiten Isolationsbereich unvermeidlich auf der Oberfläche selbst nach der Abscheidung des Füllmaterials eine große Vertiefung auf. Ein zur weiteren Glättung einer solchen Oberfläche notwendiger Prozeß ist relativ schwierig. Daher wird ein Prozeß für das gesamte Bauelement erschwert und bildet eine ernsthafte Schwierigkeit im Hinblick auf die Produktion.
Als eine Maßnahme zur Lösung einer solchen Schwierigkeit untersuchten die Erfinder ein Verfahren, bei dem die Breite der oben erwähnten Rinne auf einen im wesentlichen konstanten, kleinen Wert in einem Bereich von z.B. ungefähr 1,0 bis 2,5 μπι, abhängig vom Auflösungsvermögen der Fotolitographie' usw., festgesetzt wird. Der Grund dafür liegt darin, daß mittels der CVD (Chemical Vapour Deposition) zur Abscheidung des Füllmaterials die schmale Rinne vollständig aufgefüllt wird, weil das Füllmaterial auch von den seitlichen Oberflächen der Rinne her aufwächst.
Wird die Breite der Rinne für die elektrische Isolation jedoch konstant gehalten, müssen die Leiterverbindungen andererseits auf dem nicht aktiven Bereich eines Halbleiterkörpers (der Bereich, in dem kein Halbleiter-Bauelement gebildet wird), gebildet werden. Die nicht aktive Fläche wird deshalb nicht mit einem dicken isolierenden Film bedeckt, wie man ihn durch die Anwendung der Isoplanartechnik erhält. Dementsprechend wird mit einer solchen Leiterstruktur die Leiterkapar.ität zwischen der Leiterbahn und
dem Halbleiterkörper groß, was sich im Problem der Verschlechterung der elektrischen Charakteristika des Bauelements, insbesondere in der Verzögerung der Signalausbreitung, niederschlägt.
Ein Ziel der vorliegenden Erfindung ist es, bei der Entwicklung eines ICs unter Verwendung der oben beschriebenen Isolationstechnik, die Schwierigkeit hinsichtlich der Herstellung und ebenso das Problem betreffend die elektrischen Charakteristika des Bauelements zu lösen.
Gemäß der bevorzugten Ausfuhrungsform der vorliegenden Erfindung ist ein Isolationsbereich zur elektrischen Abisolation der Hauptoberfläche eines Halbleiterkörpers in eine Vielzahl von Halbleiter-Teilbereichen ein solcher Bereich, in dem ein Füllmaterial, z.B. ein Isolator, eine Tiefe im
Halbleiterkörper mit im wesentlichen konstanter Breite ausgebildete Rinne auffüllt. In ausgewählten Halbleiter-Teilbereichen werden Halbleiter-Bauelemente gebildet. Auf der
nicht aktiven Fläche, auf- der kein Halbleiter-Bauelementausgebildet ist, wird über die lokale Oxidation des HaIb-
leiterkörpers ein dicker Oxidfilm erzeugt. Da die Breite
der Rinne über den gesamten Halbleiterkörper konstant ist, ist der Verfahrensschritt des Auffüllens der Rinne mit dem Füllmaterial einfach. Darüberhinaus wird die Kapazität, die eine über den nicht aktiven Bereich verlaufende Leiterbahn zwischen sich und dem Halbleiterkörper aufweist, durch den dicken Oxidfilm verringert.
Fig. 1 zeigt in einem Querschnitt eines bipolaren ICs eine Ausführungsform der Erfindung.
Die Fig. 2a bis 2f sind Darstellungen der Verfahrensschritte und zeigen ein Verfahren zur Herstellung des in Fig. 1 gezeigten bipolaren ICs.
Fig. 3 zeigt ein Beispiel für eine Maskenstruktur zur Anwendung bei der Herstellung einus Bauelements.
Im folgenden wird der Inhalt der vorliegenden Erfindung unter Bezugnahme auf die beiliegenden Zeichnungen genau dar-. 5 gelegt. -
Fig. 1 zeigt in einem Querschnitt eine Ausführungsform, bei der die Erfindung auf einen bipolaren IC Anwendung findet.
Verschiedene Einzelheiten dieses bipolaren ICs werden aus der späteren Beschreibung eines Herstellungsverfahrens to deutlich werden. Deshalb wird die Erfindung hier in ihren Grundzügen dargestellt.
Ein Halbleiterkörper 100 weist eine N -dotierte vergrabene Schicht 5 und weiterhin eine N -dotierte epitaxiale Schicht 9 auf einem P-dotierten Silizium-Halbleitersubstrat 2 auf. Ein bipolarer Transistor wird In einem aktiven-Bereich -1 . zur Bildung^'der^ Bauelemente^ gebildet >-d.h. v; in' einem ausgewählten Bereich der Halbleiterbereiche, die durch eine einen Isolationsbereich bildende Rinne 3 elektrisch abisoliert sind. Der aktive Bereich beinhaltet eine P-dotierte Basiszone 19, eine N -dotierte Emitterzone 21 und einen N -do-
tierten Kollektor-Kontaktbereich 18. Eine Aluminiumelektrode 30 wird mit der Basiszone 19 in Ohm'schem Kontakt gehalten. Ebenso wird eine Aluminiumelektrode 31 mit der Emitterzone und eine Aluminiumelektrode 32 mit dem Kollektor-Kontaktbereich 18 in Ohm'schem Kontakt gehalten. Der Kontakt dieser Elektroden wird durch Kontaktöffnungen hergestellt, die in einem dünnen, durch thermische Oxidation der Oberfläche des Halbleiterkörpers 100 gebildeten Oxidfilm 20 (einige 10 Nanometer) und in einem Passivierfilm 22 vorgesehen sind.
Wie später ausgeführt wird, werden die Aluminium-Leiterbahnschichten 33 und 34 auf einem dicken Siliziumfilm 72 in einem inaktiven Bereich 6 ausgebildet, nämlich in dem der durch den Isolationsbereich oder die Rinne 3 elektrisch isolierten Halbleiterbereich, in dem kein Halbleiter-Bauelement ausgebildet ist.
Erfindungsgemäß wird die tiefe Rinne 3, deren Breite im wesentlichen konstant gehalten wird (z.B. 1,0 bis 1,5 μΐη) , in einer Oberfläche des Halbleiterkörpers 100 und über deren gesamte Ausdehnung gebildet und mit einem Füllmaterial 4, d.h. mit einem isolierenden Material wie SiO„, aufgefüllt. Dadurch wird die elektrische Isolation zwischen den Bauelementen bewirkt. Das Füllmaterial kann auch ein anderes Material als ein Isolator sein, wie z.B. polykristallines Silizium. In diesem Falle muß die Oberfläche des die Rinne auffüllenden polykristallinen Siliziums oxidiert werden. Der Isolationsbereich legt eine Vielzahl von Bereichen zur Ausbildung von Bauelementen fest. Im Falle des bipolaren IC muß die tiefe Rinne 3 wenigstens so tief sein, daß sie durch die vergrabene Schicht 5 das Halbleitersubstrat 2 erreicht, und ihre Tiefenausdehnung ist größer als ihre Breitenausdehnung. Im Falle eines MOS-IC kann die Rinne jedoch in einem Maße verflacht werden,in dem die elektrische Isolation zwischen den Bauelementen möglich bleibt. Demgemäß bezeichnet das Adjektiv "tief" in tiefer Rinne 3 die Tatsache, daß die Rinne eine hinreichende Tiefe zur elektrischen Isolation der Bauelemente aufweist.
Zusätzlich sind bei dieser Erfindung dicke Oxidfilme 71 und 72, die aus der lokalen Oxidation der Oberfläche des HaIbleiterkörpers 100 resultieren, über den gesamten Oberflächenteilen der Bereiche (nicht aktive Bereiche) 6 vorgesehen, in denen keine Halbleiter-Bauelemente, wie z.B. Transistoren,
ausgebildet sind. Die dicken Oxidfiline 71 und 72 dienen zur Verringerung der Streukapazitäten der Äluminium-Leiterbahnen 33 und 34, die darauf gebildet werden sollen. Sie müssen demgemäß wenigstens dick genug sein, die Streukapazitäten der Leiterbahnen zu erniedrigen. Die Dicke der Oxidfilme 71 und 72 wird in einem Bereich von mehreren 100 nm bis zu einigen μΐη festgelegt. Dieser Wert ist erheblich größer als die Dicke des durch thermische Oxidation entstandenen FiliTi3 20 der Oberfläche des Halbleiterkörpers in dem Bereich, in dem das Halbleiter-Bauelement gebildet ist.
In der obigen Ausführungsform bezeichnet die Bezugsziffer 17 einen dünnen Siliziumoxidfilm, der im Rinnenbereich gebildet ist. Der Siliziumoxidfilm 17 wird vorgesehen, um die in der Rinne 3 freigelegte Oberfläche des Halbleiterkörpers gegen Kontamination usw.. im Verlauf späterer Verfahrensschritte zu schützen. Falls irgendein anderes Material als der Isolator als Füllmaterial verwendet wird, ist der Siliziumoxidfilm 17 unbedingt erforderlich, und er wird einige 100 nm dick gehalten. Mit Bezugsziffer 70 ist ein dicker Siliziumoxidfilm dargestellt, der dazu dient, den Kollektor-Kontaktbereich 18 und den Basisbereich 19 zu isolieren, und der gleichzeitig mit den anderen dicken Siliziumoxidfilmen 71 und 72 ausgebildet wird.
Die dicken Oxidfilme 71 und 72 schließen an den Isolationsbereich 8 zwischen den Elementen zur Ausbildung der tiefen Rinne 3 an. Deswegen können die dicken Oxidfilme 71 und 72 beim Schritt der Ausbildung der tiefen Rinne 3 als eine Maske genutzt werden. Unter diesem Gesichtspunkt ist es vorteilhaft, die dicken Oxidfilme 70, 71 und 72 durch lokale Oxidation und danach die tiefe Rinne 3 auszubilden.
Um den Kollektor-Kontaktbereich 18 von dem Basisbereich 19 unter Verwendung eines Isolators statt des dicken Oxidfilms
70 zu isolieren, kann auch eine flachere Rinne als die Rinne 3 Anwendung finden. In der vorliegenden Ausfuhrungsform wird jedoch der dicke Oxidfilm 70 verwendet, um die Verschlechterung der elektrischen Charakteristika des Transistors zu verhindern. Diese Technik wurde auf der Grundlage der Experimente der Erfinder mit der Isolationstechnik vervollkommnet. Wird der Oxidfilm 70 durch eine flachere Rinne als die Rinne 3 ersetzt, so zeigte die Untersuchung der Erfinder, daß die Bauelement-Charakteristika betreffende Defekte in der Nachbarschaft der flacheren Rinne auftreten können. Sie sind Kristalldefekten zuzuschreiben, die durch Versetzungen bedingt werden, und in Bauelementen der Struktur schwierig zu vermeiden, bei der der Kollektor-Kontaktbereich und der Basisbereich unter Verwendung der flacheren Rinne isoliert werden. Bezüglich der Funktion der Isolation treffen der Isolationsbereich 8 und die flachere Rinne zur Isolierung des Kollektor-Kontaktbereiches an beiden Enden der flacheren Rinne zusammen, so daß die Stufen der Rinnen in diesen Teilen auftreten. Da in dieser Ausführungsform der Kollektor-Kontaktbereich 18 durch das auf der Oberfläche des Halbleiterkörpers 100 durch loyale Oxidation erzeugte Oxid 70 isoliert ist, werden keine Rinnenstufen erzeugt, und die von den Versetzungen herrührenden Kristalldefekte treten nicht auf. Darüberhinaus können die ursprünglich vorhandenen Defekte zum Verschwinden gebracht werden, indem die lokale Oxidation auf einer höheren Temperatur von z.B. ungefähr 11000C durchgeführt wird.
Im folgenden wird ein Herstellungsverfahren erklärt, das sich gut für den in Fig. 1 gezeigten bipolaren IC eignet.
Zuerst wird eine N -dotierte vergrabene Schicht 5 mit 1 bis 2 μΐη Dicke auf der Hauptoberfläche eines P-dotierten Siliziumsubstrats 2 mit der Kristallfläche (100) abgeschieden und darauf eine N -dotierte Silizium-Epitaxialschicht (1 bis 2 μΐη dick, vorzugsweise 1,4 bis 1,6 μπι dick)
gebildet, die zu den aktiven Teilen eines Transistors wird. Auf diese Weise wird ein Halbleiterkörper 100 erzielt. Im folgenden wird die Oberfläche der Silizium-Epitaxialschicht 9 thermisch oxidiert, um einen SiO3-FiIm (Siliziumoxidfilm) 10 mit ungefähr 50 bis 90 nm Dicke zu bilden. Auf dem SiO3-FiIm 10 werden nacheinander ein oxidationsundurchlässiger Film 11, z.B. ein Si3N4-JFiIm, über das herkömmliche CVD-Verfahren' und ein SiO2 (oder Phosporsilicatglas) - Film 12 über das Niederdruck-CVD-Verfahren abgeschieden. Danach wer- äen, wie in Fig. 2A gezeigt, der SiO3-FiIm 12 und der Si3N4-FiIm 11 über das herkömmliche fotolithographische Verfahrenmit einer Struktur versehen, um zusammen mit einem Kollektor-Kontaktisolationsbereich 13 Teile zu öffnen, die zu einem Isolationsbereich 8 zwischen Bauelementen und zu einem nicht aktiven Bereich 6 werden sollen.
Als nächstes werden ausgewählte Teile des geöffneten Isolationsbereiches 8 zwischen den Bauelementen mit einem Si3N4-FiIm (Siliziumnitridfilm) 14 bedeckt. Wie in Fig. 2B gezeigt, wird die Oberfläche des Siliziumkörpers 100 unter Verwendung des Si3N4-FiImS 14 und des geöffneten Si3N4-FiImS
11 als eine Maske lokal oxidiert, während die dicken Oxidfilme 70, 71 und 72 jeweils mit einer Dicke von ungefähr 1 μπι in den entsprechenden Teilen des Kollektor-Kontakt-Isolationsgebietes 13 und der nicht aktiven Bereiche 6 gebildet werden. Ein Beispiel für die wesentlichen Teile von Maskenstrukturen zur Anwendung in diesen Verfahrensschritten ist in Fig. 3 gezeigt. Was die Positionierung zwischen einer Maskenstruktur 15 zur Ausbildung der Struktur des SiO3-FiImS
12 und des Si-N.-Films 11 und einer Maskenstruktur 16 zum &tzen des Si3N4-FiImS 14 anlangt, so ist sie dann leicht, wenn die innere Umfangskante 16a der Maskenstruktur 16 so angeordnet wird, daß sie über der Maskenstruktur 15 liegt. Daher nimmt die Breite der Rinne 3, die später ausgebildet werden soll, an beiden Enden des Oxidfilms 70 geringfügig zu.
Die Änderung der Rinnenbreite in einem solchen Ausmaß bildet jedoch kein Hindernis für einen Auffüllvorgang.
Nachdem die lokale Oxidation auf diese Weise beendet wurde, wird der als Maske für die lokale Oxidation verwendete Si3N-Film 14 entfernt und der darunter liegende SiO^-Film 10 teilweise entfernt. Was den Si_N.-Film 14 anlangt, so kann entweder ein trockenes Ätzverfahren oder ein nasses Ätzverfahren mit heißer Phosphorsäure Anwendung finden. Was den darunter liegenden SiO^-FiIm 10 anlangt, so ist die Anwendung des trockenen Ätzverfahrens empfehlenswert. Der Grund dafür liegt darin, daß das Überätzen der dicken Oxidfilme 70, 71 und 72 vermieden werden sollte, da sie als Maske beim Ätzen des SiO2-FiImS 10 genutzt werden. Grundsätzlich benötigt keiner der Ätzschritte des Si-,Ν.-Films 14 und des SiO„-Films 10 eine neue Maske. Aufgrund der Folge der Ätzvorgänge wird das Silizium in einem Teil des Siliziumkörpers 100, der dem Isolationsbereich 8 zwischen den Bauelementen entspricht, freigelegt, wie in Fig. 2C gezeigt. Werden die dicken Oxidfilme, die als Maske zur Bildung der Rinne dienen sollen, über die gesamten Oberflächen geätzt, so kann die Rinnenbreite weitgehend nach Belieben festgesetzt werden. Das heißt, an den Enden der dicken Oxidfilme werden dünne Teile (bird's beak parts) geätzt, um den Siliziumkörper weiter freizulegen.
Als nächstes wird, wie in Fig. 2D gezeigt, die tiefe Rinne 3 gebildet. Die tiefe Rinne 3 muß so tief sein, daß sie unter Durchdringung der vergrabenen Schicht 5 das Halbleitersubstrat 2 erreicht. Bei der entsprechenden Ausbildung der tiefen Rinne 3 findet das reaktive Ionenätzen Anwendung, bei dem die Seitenwände kaum angeätzt werden. Als Gas ist vorzugsweise CCl.-Gas, zu dem O~-Gas hinzugefügt wird, zu verwenden. Die Fähigkeit zur Maskierung der Ätzwirkung des reaktiven Ionenätzc.ns nimmt in der Reihenfolge
Si, Si3N4 und SiO2 zu. Die Maskierfähigkeit von Si3N. kann ungefähr 10-mal so hoch und die von SiO~ ungefähr 20-mal so hoch wie die von Silizium gemacht werden. Demgemäß kann die tiefe Rinne 3 unter Ausnutzung solcher Unterschiede im Ätzwiderstand gebildet werden. Bei der Bildung dieser tiefen Rinne 3 kann in einem oberen Teilbereich durch anisotropes Ätzen mit einer alkalischen Ätze wie Hydrazin oder Kaliumhydroxid KOH vor dem reaktiven Ionenätzen eine schief angeätzte Oberfläche ausgebildet werden. Wahlweise kann nach dem reaktiven Ionenätzen noch mit Fluor— oder Salpetersäure geätzt werden, um eine freie Oberfläche zu erzielen. Zum Zeitpunkt der Beendigung des Ätzvorgangs für die tiefe Rinne 3 kann der.als Maske dienende Si3N4-FiIm 11 fast vollständig entfernt sein. Selbstverständlich kann
15' der Si3N4-FiIm 11 in Abhängigkeit von der Selektivität des Ionenätzens, der Dicke des Si3N4-FiImS und der Tiefe der Ätzrinne erhalten bleiben.
Im Anschluß daran wird ein Siliziumoxidfilm (SiO2-FiIm) 17 mit einer Dicke von 25 . bis 400 nm über thermische Oxidation auf der freigelegten inneren Oberfläche der tiefen Rinne 3 ausgebildet. Zur gleichen Zeit oder nach der Formuierung des Oxidfilins 17 wird die Hauptoberfläche des Kalbleiterkörpers 100 wiederum durch thermische Oxidation mit einem 50 bis. 90 nm dicken Siliziumoxidfilm bedeckt.
Zur Ausbildung des Oxidfilms 20 muß der Oxidfilm 10 im voraus entfernt werden. Obwohl der Oxidfilm 10 auch durch den Oxidfilm 20 ersetzt werden kann, ist es besser, den Oxidfilm 20 von neuem auszubilden. Danach wird, wie in Figur 2E gezeigt, über den CVD-Prozeß ein Füllmaterial 4, das ein isolierendes Material wie SiO2 ist, auf der gesamten Oberfläche des Siliziumsubstrats 2 abgeschieden.
Die Abscheidemenge muß wenigstens die Tiefe der Rinne 3 übersteigen.
Im nächsten Verfahrensschritt wird das abgeschiedene Füllmaterial 4 über ein isotropes Ätzverfahren wie Plasmaätzen entfernt, um die Hauptoberfläche des Siliziumkörpers 100, wie in Figur 2F gezeigt, zu glätten. Auf diese Weise sind die Isolationsschritte vollständig durchgeführt. Da- in diesem Falle die Breite der tiefen Rinne 3 über den gesamten Bereich des Siliziumkörpers 100 konstant gehalten wird, ist die Oberfläche des abgeschiedenen Füllmaterials 4 im wesentlichen flach, und die oben erwähnte Glättung der Oberfläche wird deutlich vereinfacht. Es wird manchmal empfohlen, das c.bgeschiedene Füllmaterial 4 mit einem Fotolack oder einem SOG (Spin On Glass) zu überziehen, woraufhin die Oberfläche durch isotrope Ätzverfahren, die physikalische Mittel anwenden, geglättet wird.
Auf diese Weise kann die Glättung der Oberfläche wirksamer durchgeführt werden. Wird als Füllmaterial ein anderes Material als der Isolator verwendet, muß seine Oberfläche mit einem Isolator bedeckt werden. Findet z.B. polykristallines Silizium Anwendung, wird die Oberfläche geglättet und über thermische Oxidation mit einem SiO-FiIm bedeckt.
Nach den Isolationsschritten werden der N -dotierte Kollektorkon taktber eich 18 und der P-dotierte Basisbereich 19 in der epitaxialen Schicht 9, wie in Figur 2F gezeigt, gebildet. Der Kollektorkontaktbereich 18 wird unter Verwendung des Oxidfilms 70 und des Isolationsbereiches 8 als einer Maske in Selbstjustierung dazu ausgebildet. Die Basiszone 19 wird auf ähnliche Art gebildet. Bei der Ausbildung der zwei Zonen ist der Justierspielraum von Fotoresistmasken unnötig. Ein Passivierfilm 22, wie z.B. ein Siliziumoxidfilm, wird auf der Oberfläche gebildet und strukturiert, und eine N -dotierte Emitterzone 21 gebildet. Danach werden, wie in Figur 1 gezeigt, Aluminiumelektroden 30, 31 und 32 durch Kontaktöffnungen, die in dem dünnen thermisch oxidierten Film 20 urd dem Passivierfilm 22 ausgebildet sind, und Leiterbahnen 33 und 34 abgeschieden.
Daraufhin ist der bipolare IC fertiggestellt.
Auf diese Art ist beim vorherigen bipolaren IC der Kollektorkontaktisolationsbereich 13 an der Grenze zwischen dem Kollektorkontaktbereich 18 und der Basiszone 19 angeordnet, und daher kann die Durchbruchspannung zwischen der Basis und dem Kollektor des Transistors wesentlich erhöht werden. Im Fall des dargestellten Beispiels ist der Kollektorkontaktisolationsbereich 13 aus dem Oxidfilm 70 aufgebaut, der durch die lokale Oxidation der Hauptoberfläche des Siliziumkörpers lOO hergestellt wird. Deswegen kann der Oxidfilm 70 gleichzeitig mit den dicken Oxidfilmen 71 und 7 2 zur Verringerung der mit den Leitern verbundenen Kapazität gebildet werden.
Der Kollektorkontaktisolationsbereich 13 kann jedoch auch dadurch aufgebaut werden, daß ähnlich wie beim Isolationsbereich 8 zwischen den Bauelementen eine Rinne mit Füllmaterial aufgefüllt wird.
Die Erfindung ist bei Anwendung auf einen bipolaren IC, insbesondere einen bipolaren Speicher wie einen PROM oder einen RAM, besonders wirkungsvoll. Sie ist auch auf einen MOS-IC usw. anwendbar. Bei der Anwendung auf den MOS-IC kann ein P-dotierter oder N-dotierter Halbleiterkörper zur Ausbildung von MOSFETs oder zur Bildung eines komplementären MOS-IC (CMOSIC) Anwendung finden. Im CMOSIC ist es auch möglich, die MOSFETs durch dicke Oxidfilme und die Trogbereiche (vom P- und N-Typ) durch eine tiefe Rinne zu isolieren.
Wie oben dargestellt wird gemäß dieser Erfindung die Breitenausdehnung der tiefen Rinne 3 im Isolationsbereich 8 zwischen den Bauelementen im wesentlichen über den gesamten Halbleiterkörper 100 konstant gehalten, und ein Prozeß
zur Oberflächenglättung des Füllmaterials 4 kann daher deutlich vereinfacht werden. Darüber hinaus kann der ausgezeichnete Effekt erzielt werden, daß die Leiterkapazität zwischen dem Substrat 2 und der über dem nicht aktiven Bereich 6 verlaufenden Leiterbahn verringert werden kann, da der dicke, durch lokale Oxidation der Oberfläche des Halbleiterkörpers 100 erzeugte Oxidfilm 7 im Oberflächenteil des nichtaktiven Bereiches ohne Halbleiterbauelement ausgebildet ist.
Mit dem Herstellungsverfahren, nach dem die dicken Oxidfilme 70, 71 und 72 zuerst durch die Technik der lokalen Oxidation ausgebildet werden und die tiefe Rinne 3 danach unter Verwendung dieser dicken Oxidfilme 70, 71 und 72 als eines Teils der Maske gebildet werden, kann im Hinblick auf die Produktion bezüglich der Maskenjustierung usw. ein großer Nutzeffekt erzielt werden.
Leerseite

Claims (18)

  1. STREHL SCHÜBEL-HOPF SCHULZ
    WIDENMAYERSTRASSE 17, D-8000 MÜNCHEN 22
    HITACHI, LTD. 28. Juli 19 83
    DEA-26176
    Integrierte Halbleiterschaltung und Verfahren zu ihrer Herstellung
    /V. Halbleitereinrichtung,
    gekennzeichnet durch
    a) einen Halbleiterkörper (100),
    b) einen Isolationsbereich, der eine Hauptoberfläche des Halbleiterkörpers in eine Vielzahl von Halbleiterbereichen elektrisch isoliert und der aus einer in der Hauptoberfläche des Halbleiterkörpers mit im wesentlichen konstanter Breite verlaufenden Rinne (3) und einem die Rinne auffüllenden Füllmaterial (4) besteht,
    c) ein Halbleiterelement, das in jedem von ausgewählten ersten Halbleiterbereichen (1) aus der Vielzahl von HaIbleiterbereichen ausgebildet ist, wobei jeder erste Halbleiterbereich (1) wenigstens einen dünnen durch Oxidie-
    - - ■-■ 33273D1
    ren seiner Hauptoberfläche gebildeten Oxidfilm (20) aufweist,
    d) einen dicken Oxidfilm (71, 72), der in wenigstens einem zweiten Halbleiterbereich (6) aus der Vielzahl der HaIbleiterbereiche so gebildet ist, daß er im wesentlichen dessen gesamte Oberfläche bedeckt, der dicker als der dünne im ersten Halbleiterbereich gebildete Oxidfilm (20) ist und durch Oxidieren der Hauptoberfläche des zweiten Halbleiterbereiches (6) gebildet ist, und e) Leiterbahnschichten (33, 34), die über dem dicken Oxidfilm (71, 72) im zweiten Halbleiterbereich verlaufen und zur gegenseitigen Verbindung der Halbleiterelemente Verwendung finden.
  2. 2. Halbleitereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß ein Oxidfilm (17) auf einer Oberfläche des Halbleiterkörpers (100) innerhalb der Rinne (3) gebildet ist.
  3. 3. Halbleitereinrichtung nach Anspruch 2, dadurch gekennzeichnet, daß das Füllmaterial (4) Silizi-imdioxid ist.
  4. 4. Halbleitereinrichtung nach Anspruch 2, dadurch gekennzeichnet, daß das Füllmaterial (4) polykristallines Silizium ist.
  5. 5. Halbleitereinrichtung nach Anspruch 4, dadurch gekennzeichnet, daß eine Oberfläche des die Rinne (3) auffüllenden polykristallinen Siliziums mit einem durch thermische Oxidation erzeugten Siliziumdioxidfilm bedeckt ist.
  6. 6. Halbleitereinrxchtung nach Anspruch 3 oder 5, dadurch gekennzeichnet, daß der Halbleiterkörper (100) ein p-dotiertes Halbleitersubstrat (2), eine η-dotierte, auf dem Halbleitersubstrat gebildete epitaxiale Schicht (9) und einen ndotierten vergrabenen Bereich (5) beinhaltet, der zwischen dem Halbleitersubstrat (2) und der epitaxialen Schicht (9) gebildet isJ: und eine höhere Fremdstoffkonzentration als die epitaxiale Schicht aufweist; daß das Halbleiterelement ein bipolarer Transistor mit einem η-dotierten, aus der epitaxialen Schicht (9) bestehenden Kollektorbereich, wobei der vergrabene Bereich (5) und ein Kollektor-Kontaktbereich (18) eine Fremstoffkonzentration aufweisen, die höher als die der epitaxialen Schicht (9) ist, mit einem p-dotierten, in der epitaxialen Schicht ausgebildeten Basisbereich (19) und mit einem η-dotierten, im Basisbereich ausgebildeten Emitterbereich (21) ist; und
    daß die Rinne (3) so vorläuft, daß :;it· das Halb-
    leitersubstrat (2) erreicht.
  7. 7. Halbleitereinrichtung nach Anspruch 6, dadurch gekennzeichnet, daß der Kollektor-Kontaktbereich (18) und der Basisbereich (19) durch einen dicken Oxidfilm (70) isoliert sind, der durch Oxidieren der Hauptoberfläche des ersten Halbleiterbereiches (1) gebildet ist und eine Dicke aufweist, die im wesentlichen gleich der des dicken Oxidfilms (71, 72) ist, der im zweiten Halbleiterbereich (6) gebildet ist.
  8. 8. Verfahren zur Herstellung einer Halbleitereinrichtung, gekennzeichnet durch folgende Schritte:
    a) Erstellen eines Halbleiterkörpers (100);
    b) selektives Ausbilden einer oxidationsundurchlässigen
    Maske (11,12,14) auf einer Hauptoberfläche des Halbleiterkörpers (100), wobei diese Maske einen ersten Oberflächen-Teilbereich eines jeden von einer Vielzahl von ersten Halbleiterbereichen, in denen ..jeweils Halbleiterelemente gebildet werden sollen, und einen zweiten Oberflächen-Teilbereich (8) einer? zweiten Halbleiterbereiches bedeckt, der zwischen der Vielzahl der ersten Halbleiterbereiche liegt und in dem ein Isolationsbereich gebildet werden soll, und wobei sie wenigstens einen dritten Oberflächen-
    Teilbereich (6) eines dritten Halbleiterbereiches ausnimmt, der von dem zweiten Halbleiterbereich (8) zur Bildung des Isolationsbereichs ungeben ist;
    c) Ausbilden eines dicken Oxidfilmes (71, 72) im dritten Oberflächen-Teilbereich (6) durch thermische Oxidation der Hauptoberfläche des Halbleitersubstrats unter Verwendung der oxidationsundurchlässigen Maske (11, 12, 14);
    d) Abnehmen der oxidationsundurchlässigen Maske (14) vom zweiten Oberflächen-Teilbereich (8);
    e) Ausbilden einer Rinne (3) im zweiten Oberflächen-Teilbereich (8) der Hauptoberfläche des Halbleiterkörpers (100) unter Verwendung des dicken im dritten Oberflächen-Teilbereich ausgebildeten Oxidfilms (71, 72) als eine Ätzmaske und unter Abdeckung des ersten Oberflächen-Teilbereichs durch die oxidationsundurchlässige Maske (11, 12), wobei die Rinne (3) mit einer im wesentlichen konstanten Breite verläuft und die Hauptoberfläche des Halbleiterkörpers (100) in die Vielzahl der ersten Halbleiterbereiche isoliert;
    f) Auffüllen der Rinne mit einem Füllmaterial (4);
    g) Ausbilden der Halbleiterelemente in den ersten Halbleiterbereichen, wobei die Hauptoberfläche jedes ersten Halbleiterbereiches einen dünnen Oxidfilm (20) aufweist, der durch thermische Oxidation gebildet und dünner als der dicke Oxidfilm (71, 72) des dritten Halbleiterbereiches ist;
    und
    h) Ausbilden von Leiterbahnschichten (33, 34) auf dem dicken Oxidfilm (71, 72) des dritten Oberflächen-Teilbereichs, wobei die Leiterbahnschichten zur gegenseitigen Verbindung der Halbleiterelemente Verwendung finden.
  9. 9. Verfahren zur Herstellung einer Halbleitereinrichtung nach Anspruch 8,
    dadurch gekennze ichnet, daß vor dem Auffüllschritt (f) eine Oberfläche des Halbleiterkörpers (100) in der Rinne (3) oxidiert wird, um dadurch einen Siliziumdioxidfilm (17) zu bilden.
  10. 10. Verfahren zur Herstellung einer Halbleitereinrichtung nach Anspruch 9,
    dadurch gekennzeichnet, daß als Füllmaterial (4) Siliziumdioxid verwendet wird.
  11. 11. Verfahren zur Herstellung einer Halbleitereinrichtung nach Anspruch 9,
    dadurch gekennzeichnet, daß als Füllmaterial (4) polykristallines Silizium verwendet wird.
  12. 12. Verfahren zur Herstellung einer Halbleitereinrichtung nach Anspruch 11,
    dadurch gekennzeichnet, daß das polykristalline Silizium (4) mit einem durch thermische Oxidation gebildeten Oxidfilm bedeckt wird.
  13. 13. Vexlahren zur Herstellung einer Halbleitereinrichtung nach Anspruch 10 oder 12,
    dadurch geke nn ze i c h η e t, daß der Verfahrensschritt U) des Erstellens des Halbleiterkörpers aus dem Einzelschritt des Ausbildens eines n-dotierten vergrabenen Bereichs (5) in einer Oberfläche eines p-dotierten Halbleitersubstrats (2) und aus dem Einzelschritt des Ausbildens einer η-dotierten epitaxialen Schicht (9) mit einer niedrigeren Fremdstoffkonzentration als der vergrabene Bereich (5) in der Oberfläche des Halbleitersubstrats (2) besteht;
    daß die Rinne (3) so gebildet wird, daß sie das :
    Halbleitersubstrat (2) erreicht; und daß der Verfahrensschritt (g) des Ausbildens der HaIbleiterelemente den Einzelschritt des Ausbildens eines ndotierten Kollektor-Kontaktbereichs (18), der den vergrabenen Bereich (5) in einem Teil jedes ersten Halbleiterbereichs erreicht, den Einzelschritt des Ausbildens eines p-dotierten Basisbereichs (19) in einem anderen Teil des ersten Halbleiterbereichs und den Einzelschritt des Aus-
    bildens eines η-dotierten Emitterbereichs (21) in dem Basisbereich (19) umfaßt.
  14. 14. Verfahren zur Herstellung einer Halbleitereinrichtung nach Anspruch 13,
    dadurch gekennzeichnet, daß die oxidationsundurchiässige Maske (11, 12) auf den jeweiligen ersten Oberflächen-Teilbereichen ausgebildet wird, mit Ausnahme der Oberflächenteile über Bereichen (13)', die Bereiche zwischen den Kollektor-Kontaktbereichen (18) und den Basisbereichen (19) werden sollen;
    und daß ein dicker Oxidfilm (70) auf Bereichen zwischen den Kollektor-Kontaktbereichen (18) und den Basisbereichen (19) durch thermische Oxidation der Hauptoberfläche des Halbleiterkörpers gleichzeitig mit der Formierung des dicken Oxidfilms (71, 72) des dritten Oberflächen-Teilbereichs gebildet wird.
  15. 15. Verfahren zur Herstellung einer Halbleitereinrichtung nach Anspruch 8,
    dadurch gekennzeichnet, daß die oxidationsundurchlässige Maske (1i) aus einem Siliziumnitridfilm hergestellt wird.
  16. 16. Verfahren zur Herstellung einer Halbleitereinrichtung nach Anspruch 15,
    dadurch gekennzeichnet,
    daß der Siliziumnitridfilm (11) aus Siliziumnitridfilmen mit einer ersten Höhe und einer zweiten Höhe hergestellt wird, wovon der erste auf dem genannten ersten Oberflächen-Teilbereich und der letzte auf wenigstens dem zweiten Oberflächen-Teilbereich ausgebildet wird.
  17. 17. Verfahren zur Herstellung einer Halbleitereinrichtung nach Anspruch 16,
    dadurch gekennzeichnet, daß ein Film mit vom Siliziumnitridfilm unterschiedlichen Eigenschaften zwischen den Siliziumnitridfilmen der ersten und der zweiten Höhe angeordnet wird, um diese zu isolieren.
  18. 18. Verfahren zur Herstellung einer Halbleitereinrichtung nach einem der Ansprüche 8 bis 17,
    dadurch gekenn ζ e i chnet, daß die Rinne (3) durch reaktives Ionenätzen gebildet wird.
DE3327301A 1982-09-06 1983-07-28 Verfahren zur Herstellung einer integrierten Halbleiterschaltung Expired - Fee Related DE3327301C2 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP57153910A JPS5943545A (ja) 1982-09-06 1982-09-06 半導体集積回路装置

Publications (2)

Publication Number Publication Date
DE3327301A1 true DE3327301A1 (de) 1984-03-08
DE3327301C2 DE3327301C2 (de) 1996-05-02

Family

ID=15572773

Family Applications (1)

Application Number Title Priority Date Filing Date
DE3327301A Expired - Fee Related DE3327301C2 (de) 1982-09-06 1983-07-28 Verfahren zur Herstellung einer integrierten Halbleiterschaltung

Country Status (10)

Country Link
US (4) US4746963A (de)
JP (1) JPS5943545A (de)
KR (1) KR920002862B1 (de)
DE (1) DE3327301C2 (de)
FR (1) FR2532784B1 (de)
GB (3) GB2128400B (de)
HK (1) HK988A (de)
IT (1) IT1167381B (de)
MY (1) MY8700804A (de)
SG (1) SG88787G (de)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4102888A1 (de) * 1990-01-31 1991-08-01 Toshiba Kawasaki Kk Verfahren zur herstellung eines miniaturisierten heterouebergang-bipolartransistors

Families Citing this family (48)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5943545A (ja) * 1982-09-06 1984-03-10 Hitachi Ltd 半導体集積回路装置
JPH0834241B2 (ja) * 1983-09-14 1996-03-29 沖電気工業株式会社 半導体集積回路装置の製造方法
GB2148593B (en) * 1983-10-14 1987-06-10 Hitachi Ltd Process for manufacturing the isolating regions of a semiconductor integrated circuit device
JPS60241231A (ja) * 1984-05-15 1985-11-30 Nippon Telegr & Teleph Corp <Ntt> 半導体集積回路装置の製法
US4808548A (en) * 1985-09-18 1989-02-28 Advanced Micro Devices, Inc. Method of making bipolar and MOS devices on same integrated circuit substrate
US4888300A (en) * 1985-11-07 1989-12-19 Fairchild Camera And Instrument Corporation Submerged wall isolation of silicon islands
EP0256315B1 (de) * 1986-08-13 1992-01-29 Siemens Aktiengesellschaft Integrierte Bipolar- und komplementäre MOS-Transistoren auf einem gemeinsamen Substrat enthaltende Schaltung und Verfahren zu ihrer Herstellung
JPS63131539A (ja) * 1986-11-20 1988-06-03 Nec Corp 半導体集積回路
JP2615652B2 (ja) * 1987-08-19 1997-06-04 ソニー株式会社 バイポーラトランジスタの製造方法
US5298450A (en) * 1987-12-10 1994-03-29 Texas Instruments Incorporated Process for simultaneously fabricating isolation structures for bipolar and CMOS circuits
DE68928787T2 (de) * 1988-04-11 1998-12-24 Synergy Semiconductor Corp., Santa Clara, Calif. Verfahren zur Herstellung eines Bipolartransistors
JPH0727974B2 (ja) * 1988-04-26 1995-03-29 三菱電機株式会社 半導体記憶装置の製造方法
JPH0623782B2 (ja) * 1988-11-15 1994-03-30 株式会社日立製作所 静電容量式加速度センサ及び半導体圧力センサ
US5068711A (en) * 1989-03-20 1991-11-26 Fujitsu Limited Semiconductor device having a planarized surface
US5286986A (en) * 1989-04-13 1994-02-15 Kabushiki Kaisha Toshiba Semiconductor device having CCD and its peripheral bipolar transistors
US5066603A (en) * 1989-09-06 1991-11-19 Gte Laboratories Incorporated Method of manufacturing static induction transistors
EP0450091A4 (en) * 1989-10-20 1993-12-22 Oki Electric Ind Co Ltd Method of producing semiconductor integrated circuit devices
JPH07105458B2 (ja) * 1989-11-21 1995-11-13 株式会社東芝 複合型集積回路素子
JPH0736419B2 (ja) * 1990-02-09 1995-04-19 株式会社東芝 半導体装置及びその製造方法
JP2641781B2 (ja) * 1990-02-23 1997-08-20 シャープ株式会社 半導体素子分離領域の形成方法
US5306940A (en) * 1990-10-22 1994-04-26 Nec Corporation Semiconductor device including a locos type field oxide film and a U trench penetrating the locos film
US5212111A (en) * 1992-04-22 1993-05-18 Micron Technology, Inc. Local-oxidation of silicon (LOCOS) process using ceramic barrier layer
JPH06216120A (ja) * 1992-12-03 1994-08-05 Motorola Inc 集積回路の電気的分離構造の形成方法
KR0120572B1 (ko) * 1994-05-04 1997-10-20 김주용 반도체 소자 및 그 제조방법
US5872044A (en) * 1994-06-15 1999-02-16 Harris Corporation Late process method for trench isolation
JPH0878533A (ja) * 1994-08-31 1996-03-22 Nec Corp 半導体装置及びその製造方法
US5851887A (en) * 1994-09-07 1998-12-22 Cypress Semiconductor Corporation Deep sub-micron polysilicon gap formation
FR2728388A1 (fr) * 1994-12-19 1996-06-21 Korea Electronics Telecomm Procede de fabrication d'un transistor bipolaire
US5920108A (en) * 1995-06-05 1999-07-06 Harris Corporation Late process method and apparatus for trench isolation
JPH11501167A (ja) * 1995-12-21 1999-01-26 フィリップス エレクトロニクス ネムローゼ フェンノートシャップ 絶縁のためのｌｏｃｏｓ及びフィールド酸化物溝領域を有するシリコン本体を具えるｂｉｃｍｏｓ半導体装置
US5734192A (en) * 1995-12-22 1998-03-31 International Business Machines Corporation Trench isolation for active areas and first level conductors
US6091129A (en) * 1996-06-19 2000-07-18 Cypress Semiconductor Corporation Self-aligned trench isolated structure
KR100207491B1 (ko) * 1996-08-21 1999-07-15 윤종용 액정표시장치 및 그 제조방법
KR100382319B1 (ko) * 1997-03-18 2003-05-01 텔레폰악티에볼라겟엘엠에릭슨(펍) 트렌치 절연 바이폴라 장치
JPH10321631A (ja) * 1997-05-19 1998-12-04 Oki Electric Ind Co Ltd 半導体装置およびその製造方法
US6090685A (en) 1997-08-22 2000-07-18 Micron Technology Inc. Method of forming a LOCOS trench isolation structure
US5814547A (en) * 1997-10-06 1998-09-29 Industrial Technology Research Institute Forming different depth trenches simultaneously by microloading effect
US6153918A (en) * 1998-04-20 2000-11-28 Mitsubishi Denki Kabushiki Kaisha Semiconductor device with improved planarity and reduced parasitic capacitance
US6674134B2 (en) 1998-10-15 2004-01-06 International Business Machines Corporation Structure and method for dual gate oxidation for CMOS technology
US6221733B1 (en) * 1998-11-13 2001-04-24 Lattice Semiconductor Corporation Reduction of mechanical stress in shallow trench isolation process
JP3566885B2 (ja) * 1999-06-02 2004-09-15 シャープ株式会社 トレンチアイソレーションの形成方法及び半導体装置の製造方法
US6255184B1 (en) * 1999-08-30 2001-07-03 Episil Technologies, Inc. Fabrication process for a three dimensional trench emitter bipolar transistor
JP2002299466A (ja) * 2001-03-30 2002-10-11 Hitachi Ltd 半導体集積回路装置およびその製造方法
US7304354B2 (en) * 2004-02-17 2007-12-04 Silicon Space Technology Corp. Buried guard ring and radiation hardened isolation structures and fabrication methods
JP2006261220A (ja) * 2005-03-15 2006-09-28 Nec Electronics Corp 半導体装置及びその製造方法
JP2010021532A (ja) * 2008-06-12 2010-01-28 Sanyo Electric Co Ltd メサ型半導体装置及びその製造方法
JP2009302222A (ja) * 2008-06-12 2009-12-24 Sanyo Electric Co Ltd メサ型半導体装置及びその製造方法
US10038058B2 (en) 2016-05-07 2018-07-31 Silicon Space Technology Corporation FinFET device structure and method for forming same

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2949360A1 (de) * 1978-12-08 1980-06-26 Hitachi Ltd Verfahren zur herstellung einer oxidierten isolation fuer integrierte schaltungen
EP0020994A1 (de) * 1979-06-14 1981-01-07 International Business Machines Corporation Verfahren zur Herstellung von Isolationsgräben
EP0044082A2 (de) * 1980-07-16 1982-01-20 Kabushiki Kaisha Toshiba Verfahren zur Herstellung einer Halbleiteranordnung mit einer dielektrischen isolierenden Zone

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3993513A (en) * 1974-10-29 1976-11-23 Fairchild Camera And Instrument Corporation Combined method for fabricating oxide-isolated vertical bipolar transistors and complementary oxide-isolated lateral bipolar transistors and the resulting structures
US4542579A (en) * 1975-06-30 1985-09-24 International Business Machines Corporation Method for forming aluminum oxide dielectric isolation in integrated circuits
JPS5925381B2 (ja) * 1977-12-30 1984-06-16 富士通株式会社 半導体集積回路装置
JPS5681974A (en) * 1979-12-07 1981-07-04 Toshiba Corp Manufacture of mos type semiconductor device
US4339767A (en) * 1980-05-05 1982-07-13 International Business Machines Corporation High performance PNP and NPN transistor structure
GB2081506B (en) * 1980-07-21 1984-06-06 Data General Corp Resin-filled groove isolation of integrated circuit elements in a semi-conductor body
JPS57176746A (en) * 1981-04-21 1982-10-30 Nippon Telegr & Teleph Corp <Ntt> Semiconductor integrated circuit and manufacture thereof
US4454647A (en) * 1981-08-27 1984-06-19 International Business Machines Corporation Isolation for high density integrated circuits
US4390393A (en) * 1981-11-12 1983-06-28 General Electric Company Method of forming an isolation trench in a semiconductor substrate
US4535531A (en) * 1982-03-22 1985-08-20 International Business Machines Corporation Method and resulting structure for selective multiple base width transistor structures
JPS5943545A (ja) * 1982-09-06 1984-03-10 Hitachi Ltd 半導体集積回路装置
JPS59119848A (ja) * 1982-12-27 1984-07-11 Fujitsu Ltd 半導体装置の製造方法
JPS6181649A (ja) * 1984-09-28 1986-04-25 Toshiba Corp 半導体装置の製造方法
JPS61276342A (ja) * 1985-05-31 1986-12-06 Toshiba Corp 半導体装置の製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2949360A1 (de) * 1978-12-08 1980-06-26 Hitachi Ltd Verfahren zur herstellung einer oxidierten isolation fuer integrierte schaltungen
EP0020994A1 (de) * 1979-06-14 1981-01-07 International Business Machines Corporation Verfahren zur Herstellung von Isolationsgräben
EP0044082A2 (de) * 1980-07-16 1982-01-20 Kabushiki Kaisha Toshiba Verfahren zur Herstellung einer Halbleiteranordnung mit einer dielektrischen isolierenden Zone

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Nikkei Electronics, 29. März 1982, S. 90-101 *

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4102888A1 (de) * 1990-01-31 1991-08-01 Toshiba Kawasaki Kk Verfahren zur herstellung eines miniaturisierten heterouebergang-bipolartransistors
US5250448A (en) * 1990-01-31 1993-10-05 Kabushiki Kaisha Toshiba Method of fabricating a miniaturized heterojunction bipolar transistor

Also Published As

Publication number Publication date
GB2128400B (en) 1986-08-20
FR2532784B1 (fr) 1992-01-03
GB2128400A (en) 1984-04-26
MY8700804A (en) 1987-12-31
GB8319848D0 (en) 1983-08-24
IT8322777A0 (it) 1983-09-05
KR920002862B1 (ko) 1992-04-06
GB8500176D0 (en) 1985-02-13
DE3327301C2 (de) 1996-05-02
SG88787G (en) 1988-06-03
FR2532784A1 (fr) 1984-03-09
US4746963A (en) 1988-05-24
GB8500175D0 (en) 1985-02-13
US5200348A (en) 1993-04-06
KR840005925A (ko) 1984-11-19
IT1167381B (it) 1987-05-13
US4853343A (en) 1989-08-01
JPH0449777B2 (de) 1992-08-12
JPS5943545A (ja) 1984-03-10
HK988A (en) 1988-01-15
US5084402A (en) 1992-01-28

Similar Documents

Publication Publication Date Title
DE3327301A1 (de) Integrierte halbleiterschaltung und verfahren zu ihrer herstellung
DE10101568B4 (de) Halbleitervorrichtung und Verfahren zur Herstellung derselben
DE4235534C2 (de) Verfahren zum Isolieren von Feldeffekttransistoren
DE2700873C2 (de) Verfahren zur Herstellung von komplementären Isolierschicht-Feldeffekttransistoren
DE3437512C2 (de) Integrierte Halbleiterschaltung mit Isolationsbereichen und Verfahren zu ihrer Herstellung
DE4208537C2 (de) MOS-FET-Struktur und Verfahren zu deren Herstellung
DE2125303A1 (de) Verfahren zur Herstellung einer Halbleiteranordnung und durch dieses Verfahren hergestellte Halbleiteranordnung
EP0001574B1 (de) Halbleiteranordnung für Widerstandsstrukturen in hochintegrierten Schaltkreisen und Verfahren zur Herstellung dieser Halbleiteranordnung
DE69627975T2 (de) MOS-Transistor und Verfahren zu seiner Herstellung
DE2153103B2 (de) Verfahren zur Herstellung integrierter Schattungsanordnungen sowie nach dem Verfahren hergestellte integrierte Schaltungsanordnung
EP0071665B1 (de) Verfahren zum Herstellen einer monolithisch integrierten Festkörperschaltung mit mindestens einem bipolaren Planartransistor
DE3780484T2 (de) Loeschbarer programmierbarer nurlesespeicher mit gleitgate-feldeffekttransistoren.
DE69530648T2 (de) Bipolartranistor mit einem sehr niedrigen Basisschichtwiderstand und Verfahren zur Herstellung
DE2928923A1 (de) Halbleitervorrichtung
DE2453279C3 (de) Halbleiteranordnung
DE2420239A1 (de) Verfahren zur herstellung doppelt diffundierter lateraler transistoren
DE10107012A1 (de) Verfahren zur Herstellung eines Polysilicium-Kondensators unter Verwendung von FET- und bipolaren Basis-Polysiliciumschichten
DE19907201A1 (de) Vertikal-MESFET und Verfahren zu dessen Herstellung
DE19542606A1 (de) MIS-Transistor mit einem Dreischicht-Einrichtungsisolationsfilm
DE3486144T2 (de) Verfahren zur herstellung einer halbleiteranordnung.
DE68925092T2 (de) MOS-Feldeffekttransistor
DE10111722A1 (de) Halbleitervorrichtung und Verfahren zu deren Herstellung
DE2752335A1 (de) Verfahren zur herstellung eines sperrschicht-feldeffekttransistors
DE4445565A1 (de) Säulen-Bipolartransistor und Verfahren zu seiner Herstellung
DE2945854A1 (de) Ionenimplantationsverfahren

Legal Events

Date Code Title Description
OM8 Search report available as to paragraph 43 lit. 1 sentence 1 patent law
8110 Request for examination paragraph 44
8128 New person/name/address of the agent

Representative=s name: STREHL, P., DIPL.-ING. DIPL.-WIRTSCH.-ING. SCHUEBE

8125 Change of the main classification

Ipc: H01L 21/76

D2 Grant after examination
8364 No opposition during term of opposition
8339 Ceased/non-payment of the annual fee