JPS59194441A - プレ−ナ型半導体装置 - Google Patents
プレ−ナ型半導体装置Info
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- JPS59194441A JPS59194441A JP58068369A JP6836983A JPS59194441A JP S59194441 A JPS59194441 A JP S59194441A JP 58068369 A JP58068369 A JP 58068369A JP 6836983 A JP6836983 A JP 6836983A JP S59194441 A JPS59194441 A JP S59194441A
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- Japan
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- electric field
- semiconductor device
- semiconductor substrate
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
この発明はブレーナ型半導体装置に関し、特にチップ面
積が小さく且つ高耐圧のブレーナ型半導体装置に関する
ものである。
積が小さく且つ高耐圧のブレーナ型半導体装置に関する
ものである。
［発明の技術的背景］
ＩＣの基本構造であるブレーナ構造は、よく知られてい
るように接合形成工程において接合が５ｉｎ２膜で保護
されているので、接合の安定化が図れるというりぐねた
長所を有している反面、接合の曲率部分や接合表面で電
界集中が起こるため高耐圧が難しいという短所もイＪし
くいる。
るように接合形成工程において接合が５ｉｎ２膜で保護
されているので、接合の安定化が図れるというりぐねた
長所を有している反面、接合の曲率部分や接合表面で電
界集中が起こるため高耐圧が難しいという短所もイＪし
くいる。
従つく、最近ではこの９．！７所を足正するＬめにカー
ドリング構造を取り入れた改良ブレーナ技ｉ（ｔ ′ｌ
”更にガートリング構造の一部に低ｆｔｌ！ 魚）Ｊラ
スをｊｌｉいる改良ブレーナ技術が開発され（いるか、
こ４′１らの改良ブレーナ技術には以１・のことき問題
貞かあり、従ってこれらの公知技術ＣはＪ、すｉｒ４＋
−１・Ｉ ｌ’＋の素子をより低コストＣ′製造する
ことか−（さ肩かっ〕こ 。
ドリング構造を取り入れた改良ブレーナ技ｉ（ｔ ′ｌ
”更にガートリング構造の一部に低ｆｔｌ！ 魚）Ｊラ
スをｊｌｉいる改良ブレーナ技術が開発され（いるか、
こ４′１らの改良ブレーナ技術には以１・のことき問題
貞かあり、従ってこれらの公知技術ＣはＪ、すｉｒ４＋
−１・Ｉ ｌ’＋の素子をより低コストＣ′製造する
ことか−（さ肩かっ〕こ 。
［背（そ技檜ｊ１りの問題ｊＡｊ ｉｌ既によく知られ
ているように、カー１−リング）１１１造とは従来のプ
レーナ構造におい−（Ａ−ｒの］８合の周囲を取り囲む
リング状の接合を伺加りること（ごよって素子の接合の
表面及び素子の接合の曲イ′部分の電界を緩和し、これ
により従メ（のプレーライ１１１造の耐圧を向上させた
素子＋Ｉ’ｉ 造である。１ 第１図はこのガードリン
グ構造を取り入れて１１１−成されＩＣブレーナ型トラ
ンジスタの断面図ぐある。 同図に示すように、半導体
基板１にはＮ”型の二」レクタ領域２、気相成長により
形成されたＮ−型の１１°〕１抵抗領域３、Ｐ゛型のベ
ース領域４、Ｎ＋型のエミッタ領域５が形成されるとと
もに、ベース領域４の外側のＮ−型領域３内にはベース
領域４を環状に包囲して二つのリング状Ｐ＋型のガード
リング領域６，７が形成され、更に外側のガードリング
領域７よりも十分外側に離れた基板に環状のＥＰＲ領域
８（等ボデンシｔＩル領域； Ｅ ｇｕｉ（−’ ｏ−
’ｔｅｎｔｉａｌ Ｒｉｎｇ ）が形成されている。
ているように、カー１−リング）１１１造とは従来のプ
レーナ構造におい−（Ａ−ｒの］８合の周囲を取り囲む
リング状の接合を伺加りること（ごよって素子の接合の
表面及び素子の接合の曲イ′部分の電界を緩和し、これ
により従メ（のプレーライ１１１造の耐圧を向上させた
素子＋Ｉ’ｉ 造である。１ 第１図はこのガードリン
グ構造を取り入れて１１１−成されＩＣブレーナ型トラ
ンジスタの断面図ぐある。 同図に示すように、半導体
基板１にはＮ”型の二」レクタ領域２、気相成長により
形成されたＮ−型の１１°〕１抵抗領域３、Ｐ゛型のベ
ース領域４、Ｎ＋型のエミッタ領域５が形成されるとと
もに、ベース領域４の外側のＮ−型領域３内にはベース
領域４を環状に包囲して二つのリング状Ｐ＋型のガード
リング領域６，７が形成され、更に外側のガードリング
領域７よりも十分外側に離れた基板に環状のＥＰＲ領域
８（等ボデンシｔＩル領域； Ｅ ｇｕｉ（−’ ｏ−
’ｔｅｎｔｉａｌ Ｒｉｎｇ ）が形成されている。
そして、半導体基板１の表面は５ｉ０２熱酸化膜９で
覆れ、また、該ｓ； （Ｌ膜９及び各電極１０〜１２の
上はＰＳＧ膜１３（りん硅化ガラス膜）でパッシベーシ
ョンされている。
覆れ、また、該ｓ； （Ｌ膜９及び各電極１０〜１２の
上はＰＳＧ膜１３（りん硅化ガラス膜）でパッシベーシ
ョンされている。
このようにガードリング構造をブレーナ４’ｊ ’１４
に取り入れた改良ブレーナ技術によれば、曲率部分にお
ける電界集中がガードリング接合によって緩和されるた
め、従来の（ガードリングのない）ブレーナ素子にくら
べて耐圧の高い素子を１ｑることができるが、第１図の
半導体装置には以下のような問題点があり従って、この
ような素子構造では小型で且つより高耐圧の素子を経済
的に実現することが′Ｃいなかった。
に取り入れた改良ブレーナ技術によれば、曲率部分にお
ける電界集中がガードリング接合によって緩和されるた
め、従来の（ガードリングのない）ブレーナ素子にくら
べて耐圧の高い素子を１ｑることができるが、第１図の
半導体装置には以下のような問題点があり従って、この
ような素子構造では小型で且つより高耐圧の素子を経済
的に実現することが′Ｃいなかった。
すなわち、第１図のことき半折｛本装置に、１メい（は
接合の底部の曲率部分におりる電界集中は緩和されるが
、基板表面がＳ ｉ ’Ｏ）膜て・被覆され（いるため
、基板表面・からの漏れ電界を効果的に遮蔽することが
で゛ぎず、また界面電荷密磨を十分小さな値にＪ−るこ
ともできないので、第１図のＩＲ／Ｉ ：Ｓ’４ （は
高耐圧化することが不司能であった。
接合の底部の曲率部分におりる電界集中は緩和されるが
、基板表面がＳ ｉ ’Ｏ）膜て・被覆され（いるため
、基板表面・からの漏れ電界を効果的に遮蔽することが
で゛ぎず、また界面電荷密磨を十分小さな値にＪ−るこ
ともできないので、第１図のＩＲ／Ｉ ：Ｓ’４ （は
高耐圧化することが不司能であった。
一方、ガードリング構造にお１〕る電界緩和の効果はガ
ードリングの本数が多Ｌｊれぽ多い稈人さくなるので、
素子の耐圧を高く設ｄ１シようとりれば必然的に間隔を
最適値化した多数の万一ドリンクを必要どするが、ガー
ドリングが多（）れば多い稈チップ面積が増加し、その
結果、ＩＣ箔の生首−１ス１〜が著しく上昇するばかり
でなく、製造−１゛稈の繁雑化によって歩留り低下を招
来するという問題があった。
ードリングの本数が多Ｌｊれぽ多い稈人さくなるので、
素子の耐圧を高く設ｄ１シようとりれば必然的に間隔を
最適値化した多数の万一ドリンクを必要どするが、ガー
ドリングが多（）れば多い稈チップ面積が増加し、その
結果、ＩＣ箔の生首−１ス１〜が著しく上昇するばかり
でなく、製造−１゛稈の繁雑化によって歩留り低下を招
来するという問題があった。
一般に素子の接合の耐圧は、基板の比抵抗、１層幅、ベ
ース接合深さ等によって決定されるが、ガードリングＭ
４３ｉの素子の場合には更にガードリング本数ヤ）ガー
ドリング間隔なども接合耐圧の決定因子となる。 従っ
て、素子の接合耐圧を高くするには一般的に基板の比抵
抗の増大やベース接合深さ及び１層の幅の増大を図るこ
とが必要になるが、たとえばスイッチング用トランジス
タの場合には基板の比抵抗を高くしたり、１層の幅を大
きくすることは逆破壊耐量やスイッチング特性及び飽和
特性を低下させる結果となり好ましくない。
ース接合深さ等によって決定されるが、ガードリングＭ
４３ｉの素子の場合には更にガードリング本数ヤ）ガー
ドリング間隔なども接合耐圧の決定因子となる。 従っ
て、素子の接合耐圧を高くするには一般的に基板の比抵
抗の増大やベース接合深さ及び１層の幅の増大を図るこ
とが必要になるが、たとえばスイッチング用トランジス
タの場合には基板の比抵抗を高くしたり、１層の幅を大
きくすることは逆破壊耐量やスイッチング特性及び飽和
特性を低下させる結果となり好ましくない。
それ故、従来は高耐圧のスイッチング用トランジスタを
設計する場合、ガードリング構造を採用り゛るとともに
ガードリング本数を多くし、更にガードリング間隔を最
適化するように設計を行ってきたが、このようにガード
リング本数の増大によって高耐圧化を図ると、前記した
ようにチップ面積の増加や歩留り低下等によってコスト
上Ｒが避【ノられないという、カードリング構造の問題
点が製品価格や製品品質に反映されることになる。
設計する場合、ガードリング構造を採用り゛るとともに
ガードリング本数を多くし、更にガードリング間隔を最
適化するように設計を行ってきたが、このようにガード
リング本数の増大によって高耐圧化を図ると、前記した
ようにチップ面積の増加や歩留り低下等によってコスト
上Ｒが避【ノられないという、カードリング構造の問題
点が製品価格や製品品質に反映されることになる。
次に、ガードリング構造の一変形としてＰｂＯ系の低融
点ガラスのリングをガードリング領域の上に形成する改
良ブレーナ技術も知られており、この改良ブレーナ技術
によって形成されたブレーナ型トランジスタを第２図に
示り−１゜第２図において第１図と同一符号で表示され
た部分は第１図の素子と同一の部分を示しく−いる。
点ガラスのリングをガードリング領域の上に形成する改
良ブレーナ技術も知られており、この改良ブレーナ技術
によって形成されたブレーナ型トランジスタを第２図に
示り−１゜第２図において第１図と同一符号で表示され
た部分は第１図の素子と同一の部分を示しく−いる。
第２図の素子にａ５いては、ベース領域４の底部を包囲
しＣベース領域４の底面と同−深さにガードリング領域
６が形成されるとと−しに、１ミツタ領域５を包囲して
エミッタ領域５の底面の深さと同−深さにリング状の低
融点ガラス領域１５か形成されており、墓低融点ガラス
領域１５は５ｉ０２熱酸化膜９の王に露出している。
また、低融点ガラス領域１５の外周にはエミッタ領域と
同−深ざのチ１？ンネルカット領域が形成され（いる１
゜第２図のごとき改良ブレーナ素子にＪ、れは低融点ガ
ラス領域１５の表面電荷を利用して表面に（Ｆ３ける電
界集中を緩和することができるが、この形式の改良ブレ
ーナ構造においては、ガラス領域１５の被着工程におい
てガラス膜１［７を往確に制御ｌることが難しく、従っ
て同一ブツノ内で各県ｊ′毎にガラス膜厚がばらつくこ
とになり、均一な品質及び特性か保証されないという製
造工程上の欠点があるうえ、半導体基板の構成元素であ
る３ｉとカラスとの相互の熱膨服係数の値には大きな開
きがあるのでガラス被着工程終了後にガラスにクラック
か生じｉ’） Ｊ ＜、その結果歩留りが非常に低くな
るという重大な欠点がある。
しＣベース領域４の底面と同−深さにガードリング領域
６が形成されるとと−しに、１ミツタ領域５を包囲して
エミッタ領域５の底面の深さと同−深さにリング状の低
融点ガラス領域１５か形成されており、墓低融点ガラス
領域１５は５ｉ０２熱酸化膜９の王に露出している。
また、低融点ガラス領域１５の外周にはエミッタ領域と
同−深ざのチ１？ンネルカット領域が形成され（いる１
゜第２図のごとき改良ブレーナ素子にＪ、れは低融点ガ
ラス領域１５の表面電荷を利用して表面に（Ｆ３ける電
界集中を緩和することができるが、この形式の改良ブレ
ーナ構造においては、ガラス領域１５の被着工程におい
てガラス膜１［７を往確に制御ｌることが難しく、従っ
て同一ブツノ内で各県ｊ′毎にガラス膜厚がばらつくこ
とになり、均一な品質及び特性か保証されないという製
造工程上の欠点があるうえ、半導体基板の構成元素であ
る３ｉとカラスとの相互の熱膨服係数の値には大きな開
きがあるのでガラス被着工程終了後にガラスにクラック
か生じｉ’） Ｊ ＜、その結果歩留りが非常に低くな
るという重大な欠点がある。
［発明の目的］
それ故、この発明の目的は、前記した公知の改良ブレー
ナ構造の欠点及び問題点を有しない、更に改善されたブ
レーナ構造の半導体装置を提供することである。
ナ構造の欠点及び問題点を有しない、更に改善されたブ
レーナ構造の半導体装置を提供することである。
［発明の概要］
この発明は、改良プレーナ構造及び素子の動作における
問題点を検討した結果、達成されたものである。 この
発明の特徴は、特許請求の範囲の項にも記載されている
ように、半導体基板の表面を誘電率の高い半絶縁性の第
一皮膜で被覆するとともに該第−皮膜の上を更に誘電率
７以上の絶縁性の第二皮膜で被覆したことにある。 こ
のような構造を採用り−ることによって半導体基板内の
電界を該皮膜に効果的に分散さぼることか（２キ、これ
により半導体基板の界面電荷密ｊαの制御マージンを大
きくりることができる。 ぞの基板の界面電荷密度の制
御マージンを犬ε＼くてされば、同接合耐圧をＩＥＩる
のに、スーｒツチング速麿、飽和９、）性、逆耐量等の
特性を損なうことなくか−）小面４１゛Ｊのブレーナ型
半導体装置を設泪づることができる、。
問題点を検討した結果、達成されたものである。 この
発明の特徴は、特許請求の範囲の項にも記載されている
ように、半導体基板の表面を誘電率の高い半絶縁性の第
一皮膜で被覆するとともに該第−皮膜の上を更に誘電率
７以上の絶縁性の第二皮膜で被覆したことにある。 こ
のような構造を採用り−ることによって半導体基板内の
電界を該皮膜に効果的に分散さぼることか（２キ、これ
により半導体基板の界面電荷密ｊαの制御マージンを大
きくりることができる。 ぞの基板の界面電荷密度の制
御マージンを犬ε＼くてされば、同接合耐圧をＩＥＩる
のに、スーｒツチング速麿、飽和９、）性、逆耐量等の
特性を損なうことなくか−）小面４１゛Ｊのブレーナ型
半導体装置を設泪づることができる、。
また、低融点ガラスにＪ：る改良ブレーナ構造％＋の製
造工程上の問題点を解決４ることが（−さる。
造工程上の問題点を解決４ることが（−さる。
本発明で用いる半絶縁性皮膜は、例え（Ｊ１ポリシリコ
ンと酸化シリコンとの中間組成、りなわら５ｉＸＯＹ（
ただしＶ／Ｘ て２）組成を右ＸＪる゛１′絶縁性多結
晶シリコンと呼ばれるしのである。
ンと酸化シリコンとの中間組成、りなわら５ｉＸＯＹ（
ただしＶ／Ｘ て２）組成を右ＸＪる゛１′絶縁性多結
晶シリコンと呼ばれるしのである。
このようなＳ！ｘＯｖ皮１１９１ Ｌ；Ｌ １０７〜１
０”ΩＣＩＩＩ稈度の抵抗値を有づ゛るとどもに、誘電
率７ＪＪ、１．のものが多い。 半絶縁性皮膜は５ｉｘ
ｔｙの他にポリシリコンカーバイトＳＩＣとｓｒｏ、ど
の中間組成のように酸素を不純物として含イラＪ−るポ
リシリコンカーバイトが挙げられる。 イの他窒土名し
くはハロゲンを含有したポリシリロン、又（ユ窒累若し
くはハロゲンを含有したポリシリコンカーバイ１〜もあ
る。
０”ΩＣＩＩＩ稈度の抵抗値を有づ゛るとどもに、誘電
率７ＪＪ、１．のものが多い。 半絶縁性皮膜は５ｉｘ
ｔｙの他にポリシリコンカーバイトＳＩＣとｓｒｏ、ど
の中間組成のように酸素を不純物として含イラＪ−るポ
リシリコンカーバイトが挙げられる。 イの他窒土名し
くはハロゲンを含有したポリシリロン、又（ユ窒累若し
くはハロゲンを含有したポリシリコンカーバイ１〜もあ
る。
第二の皮膜としては、誘電率７以上の絶縁膜を用い、狛
に外部汚染阻止能の高い絶縁膜を使用することが好まし
いｂ このような絶縁膜としてＡｔ ２０３ 、Ｓｉ
Ｊ Ｎ４ 、Ｎｂ２Ｏ３、Ｈｆ Ｏ３゜Ｔａ ２０３
、 Ｔｉ ０２ 、低融点ガラス（２１１０系もしくは
ＰｂＯ系）等を挙げることができる。
に外部汚染阻止能の高い絶縁膜を使用することが好まし
いｂ このような絶縁膜としてＡｔ ２０３ 、Ｓｉ
Ｊ Ｎ４ 、Ｎｂ２Ｏ３、Ｈｆ Ｏ３゜Ｔａ ２０３
、 Ｔｉ ０２ 、低融点ガラス（２１１０系もしくは
ＰｂＯ系）等を挙げることができる。
［発明の実施例１
以下に第３図乃至第４図を参照して本発明の一実施例に
ついて説明−する。
ついて説明−する。
第３図は本発明の改良プレーナ構造を有する半導体装置
（ＩＣ組込み１〜ランジスタ）の断面図であり、同図に
おいて第１図及び第２図と同一符号で示された部分は第
１図及び第２図の半導体装置の同一部分を示ず。
（ＩＣ組込み１〜ランジスタ）の断面図であり、同図に
おいて第１図及び第２図と同一符号で示された部分は第
１図及び第２図の半導体装置の同一部分を示ず。
第３図において、１６は半導体基板１の全面を被覆して
いる第一皮膜である。 この第一皮膜１６は誘電率か７
以上の半絶縁膜であり、この実施例ではたとえばポリシ
リコンカーパイ１〜（ｐｏｌｉ−８ｉＣ）で構成されて
い、る。 第−皮ＩＩ！、！−ｌ ６の上に被・覆され
た第二皮膜１７１７は誘電率か７以１で旧つ汚染４１２
種の拡散阻止能の人さ４１絶縁１］％！ （構成されて
おり、この実施例では、この第二皮膜１７はＡ１２’３
て（１４成されている。 ３１、〕１、電４東１０〜１
２を被覆する配線保護膜とし−Ｃ１３ｉ３Ｎｑ膜１８が
設（）られ−でいる。
いる第一皮膜である。 この第一皮膜１６は誘電率か７
以上の半絶縁膜であり、この実施例ではたとえばポリシ
リコンカーパイ１〜（ｐｏｌｉ−８ｉＣ）で構成されて
い、る。 第−皮ＩＩ！、！−ｌ ６の上に被・覆され
た第二皮膜１７１７は誘電率か７以１で旧つ汚染４１２
種の拡散阻止能の人さ４１絶縁１］％！ （構成されて
おり、この実施例では、この第二皮膜１７はＡ１２’３
て（１４成されている。 ３１、〕１、電４東１０〜１
２を被覆する配線保護膜とし−Ｃ１３ｉ３Ｎｑ膜１８が
設（）られ−でいる。
このような構造の半導体装１１ゴにＪ７い（１，：Ｌ接
合表面が、誘電率が７以−Ｌであるが！こめｉ、Ｌ！、
（、ｊ間電イｉｊｌ １’Ｆｊ度の小さい半絶縁性膜及
び絶縁膜（７中に被覆されているので、漏れ電界を効果
的に遮蔽りるＪとができまた半導体基板内に生じた電界
をａ′３−皮’ｆ＋ｒ、’ｒ及び第二皮膜に分］０させ
ることかて。＼るの（、接合の表面の電界集中を効果的
に緩和さμることかできる。
合表面が、誘電率が７以−Ｌであるが！こめｉ、Ｌ！、
（、ｊ間電イｉｊｌ １’Ｆｊ度の小さい半絶縁性膜及
び絶縁膜（７中に被覆されているので、漏れ電界を効果
的に遮蔽りるＪとができまた半導体基板内に生じた電界
をａ′３−皮’ｆ＋ｒ、’ｒ及び第二皮膜に分］０させ
ることかて。＼るの（、接合の表面の電界集中を効果的
に緩和さμることかできる。
第４図は第３図の半導体装置の接合部に化しｉｃ最大電
界強度Ｆの大きさと、半≧−１体’：Ｓ （ｆ’（の表
ｍ１を被覆し−（いる二層膜１６．１７の誘電率ε５ど
の関係を示したものである。 最入電界強葭「は１多合
に１８００Ｖ印加したときの値であり、ヘース渦′ｊさ
５０μｍ 、 Ｉ層幅１１０．ｃｚ ｍ ’、 基板濃
度８Ｘ １０１３Ｃｎ１−３゜ガードリング２本１間隔
３２μｍであり、この基板にお【プる飽）界降伏電界強
度は約２．５ｘ １０５Ｖ ／ ｃｍである。 この図
から誘電率が７以上であれば電界が緩和されることがわ
かる。
界強度Ｆの大きさと、半≧−１体’：Ｓ （ｆ’（の表
ｍ１を被覆し−（いる二層膜１６．１７の誘電率ε５ど
の関係を示したものである。 最入電界強葭「は１多合
に１８００Ｖ印加したときの値であり、ヘース渦′ｊさ
５０μｍ 、 Ｉ層幅１１０．ｃｚ ｍ ’、 基板濃
度８Ｘ １０１３Ｃｎ１−３゜ガードリング２本１間隔
３２μｍであり、この基板にお【プる飽）界降伏電界強
度は約２．５ｘ １０５Ｖ ／ ｃｍである。 この図
から誘電率が７以上であれば電界が緩和されることがわ
かる。
第３図の半導体装置は次のような工程で製造され １こ
。
。
まず、比抵抗が５０〜６５Ωｃｍで１層幅が１５０μｍ
の半導体基板１のＮ’型型紙抵抗領域３表面に５ｉ０２
膜を形成した後、該５ｉ０２膜を選択的にエツチングし
て ３個の環状開口部を形成し、該開口部内に露出した
基板表面にＰ型不純物を拡散して深さ約３０μｍのベー
ス領域４と２個のガードリング領域６及び７を形成した
。
の半導体基板１のＮ’型型紙抵抗領域３表面に５ｉ０２
膜を形成した後、該５ｉ０２膜を選択的にエツチングし
て ３個の環状開口部を形成し、該開口部内に露出した
基板表面にＰ型不純物を拡散して深さ約３０μｍのベー
ス領域４と２個のガードリング領域６及び７を形成した
。
次に同様な工程で基板表面の所定個所にＮ型不純物を拡
散ざμてエミッタ領域５とＥＰＲ領域８とを形成づ゛る
。
散ざμてエミッタ領域５とＥＰＲ領域８とを形成づ゛る
。
このように所定の領域を基板表面に形成した後、５ｈｏ
２膜を基板全面から剥離し、ついで以下のように第一皮
膜１６及び第二皮膜１７を形成した。
２膜を基板全面から剥離し、ついで以下のように第一皮
膜１６及び第二皮膜１７を形成した。
まず、Ｓｉ Ｈｎ 、Ｎ２０．Ｃｌ−１，、から成る混
合ガスを反応ガスとして６００℃で１ラズ、ＩＣｖＤ法
を実施することにより酸素を約２０ａｌｏｍｉｃ％含有
した誘電率７以上のシリコンカーバイト（Ｓｉ Ｃ）を
約１．０μｎ１の厚さで基板表面に被るさｕｌこれを第
一皮膜１６とした。
合ガスを反応ガスとして６００℃で１ラズ、ＩＣｖＤ法
を実施することにより酸素を約２０ａｌｏｍｉｃ％含有
した誘電率７以上のシリコンカーバイト（Ｓｉ Ｃ）を
約１．０μｎ１の厚さで基板表面に被るさｕｌこれを第
一皮膜１６とした。
次に、ＡＩ Ｃ１３’ 、Ｃｏ２．Ｎ２から成る混合ガ
スを反応ガスとしＵ ６００℃でブラ女マＣＶ Ｄ ２
１、を実Ｍ することに」：す、誘電率８のアルミノか
ら成る第二皮膜１７を約１０００スの厚さで第一皮膜１
６の上に被着させた。
スを反応ガスとしＵ ６００℃でブラ女マＣＶ Ｄ ２
１、を実Ｍ することに」：す、誘電率８のアルミノか
ら成る第二皮膜１７を約１０００スの厚さで第一皮膜１
６の上に被着させた。
次に第−及び第二皮膜１６．１７を選択的にエツチング
した後、電極材料であるＡ１膜を被るさせた。 そして
Ａ１膜を選択的にエツチングして電極１０へ・１２及び
素子配線を完成さμ、ｆｔｕ後に配線保護膜としてＳ：
３Ｎｎ膜１８を全面に被るさけて素子形成を完了した。
した後、電極材料であるＡ１膜を被るさせた。 そして
Ａ１膜を選択的にエツチングして電極１０へ・１２及び
素子配線を完成さμ、ｆｔｕ後に配線保護膜としてＳ：
３Ｎｎ膜１８を全面に被るさけて素子形成を完了した。
第３図のごとき半導体装置におい゛Ｃガードリングを３
本にしたものについてＶ ｃｅｏを測定したところ、約
１８００Ｖの値を得た。 これ【３Ｌメ丈型累子の場合
と同じ基板条件（Ｍ根比抵抗５０〜６５０ｃｍ、 Ｉ層
幅１１０μｍ）で達成されたものであるが、これは第１
図のごときＳｉＯ２ブレーナ構造の素子では実現Ｊるこ
とのできぬ値である。
本にしたものについてＶ ｃｅｏを測定したところ、約
１８００Ｖの値を得た。 これ【３Ｌメ丈型累子の場合
と同じ基板条件（Ｍ根比抵抗５０〜６５０ｃｍ、 Ｉ層
幅１１０μｍ）で達成されたものであるが、これは第１
図のごときＳｉＯ２ブレーナ構造の素子では実現Ｊるこ
とのできぬ値である。
因みに、５１０２ブレーナ構造で素子形成を行う場合、
同じ３′本のガードリングで前記と同一耐圧を達成する
ためには１層幅を１３０μｍ以上にし、且つ界面電荷密
度を５ｘ １０１０／ ｃｍ’以下にする必要があるが
、１層幅を１３０μｍ以上にすることは素子のスイッチ
ング速度や逆破壊耐量や飽和特性等の面からみて好まし
くないうえ、界面電荷密度を上記の値以下にすることは
現在の製造技術ではほとんど不可能に近い。 これに対
して本発明による半導体装置においては基板の比抵抗及
び１層幅並びにガードリング本数を増加さゼずに高耐圧
化が可能であり、カードリング本数が少ないわりに高耐
圧の小型素子を実現することができる。また、第一皮膜
１６及び第二皮膜１７は半導体基板の全面に被着Ｊれば
よいので第２図の半導体装置の低融点ガラス領域の形成
よりは困難性がなく、製造技術上においてし従来の製造
’ｊ） ２）、よりも容易化されるため歩留りが向上し
、製造ｊス１へか低減される。
同じ３′本のガードリングで前記と同一耐圧を達成する
ためには１層幅を１３０μｍ以上にし、且つ界面電荷密
度を５ｘ １０１０／ ｃｍ’以下にする必要があるが
、１層幅を１３０μｍ以上にすることは素子のスイッチ
ング速度や逆破壊耐量や飽和特性等の面からみて好まし
くないうえ、界面電荷密度を上記の値以下にすることは
現在の製造技術ではほとんど不可能に近い。 これに対
して本発明による半導体装置においては基板の比抵抗及
び１層幅並びにガードリング本数を増加さゼずに高耐圧
化が可能であり、カードリング本数が少ないわりに高耐
圧の小型素子を実現することができる。また、第一皮膜
１６及び第二皮膜１７は半導体基板の全面に被着Ｊれば
よいので第２図の半導体装置の低融点ガラス領域の形成
よりは困難性がなく、製造技術上においてし従来の製造
’ｊ） ２）、よりも容易化されるため歩留りが向上し
、製造ｊス１へか低減される。
［発明の効果１
以上の説明から明らかなｊうに、この発明に、」、れば
、 （Ｉ）ガードリング本数が少ないわりに８酎ｊ］Ｃあり
、 （ｎ）高耐圧であるわりに小ざなチップ面梢であり、 （１）スイッチング速度、飽和’ｌ”ｎ ｆｌ 、及び
逆耐吊等を低下せずに高耐圧化でき、 （ＩＶ ）製造技術上も従来の（ｌ（Ｆ１ａ ４ｍガラ
スにＪ、るブレーナ構造よりも容易で口っ高い歩留りが
得られる、 等の種々の効果を得ることがでさるブレーノ型゛１′導
体装置が提供される。
、 （Ｉ）ガードリング本数が少ないわりに８酎ｊ］Ｃあり
、 （ｎ）高耐圧であるわりに小ざなチップ面梢であり、 （１）スイッチング速度、飽和’ｌ”ｎ ｆｌ 、及び
逆耐吊等を低下せずに高耐圧化でき、 （ＩＶ ）製造技術上も従来の（ｌ（Ｆ１ａ ４ｍガラ
スにＪ、るブレーナ構造よりも容易で口っ高い歩留りが
得られる、 等の種々の効果を得ることがでさるブレーノ型゛１′導
体装置が提供される。
第１図は従来公知のガードリング構造のブレーナ型半導
体装置の断面図、第２Ｎｉ公知の改良プレーナ描造の半
導体装置の断面図、第３図は本発明の半導体装置の断面
図、第４図は第３図の半導体装置における接合電界強度
と皮膜の誘電率どの関係を示した図である。 １・・・半導体基板、 ２・・・コレクタ領域、 ３・
・・高抵抗領域、 ４・・・ベース領域、５・・・エミ
ッタ領域、 ６，７・・・ガードリング領域、 ８・・
・ＥＰＲ領域、 ９・・・５１０２膜、 １０〜１２・
・・電極、１３・・・Ｐ Ｓ Ｇ 膜、 １４ヂヤン
ネルノＪツ１へ領域、１５・・・低融点ガラス領域、
１６・・・第一皮膜１７・・・第二皮膜、 １８・・・
Ｓｉ３Ｎ４膜。 特許出願人 東京芝浦電気株式会社 第１図 第２図
体装置の断面図、第２Ｎｉ公知の改良プレーナ描造の半
導体装置の断面図、第３図は本発明の半導体装置の断面
図、第４図は第３図の半導体装置における接合電界強度
と皮膜の誘電率どの関係を示した図である。 １・・・半導体基板、 ２・・・コレクタ領域、 ３・
・・高抵抗領域、 ４・・・ベース領域、５・・・エミ
ッタ領域、 ６，７・・・ガードリング領域、 ８・・
・ＥＰＲ領域、 ９・・・５１０２膜、 １０〜１２・
・・電極、１３・・・Ｐ Ｓ Ｇ 膜、 １４ヂヤン
ネルノＪツ１へ領域、１５・・・低融点ガラス領域、
１６・・・第一皮膜１７・・・第二皮膜、 １８・・・
Ｓｉ３Ｎ４膜。 特許出願人 東京芝浦電気株式会社 第１図 第２図
Claims (1)
- １ 少なくとも一つのＰＮ接合を有づる半導体基板の表
面に半絶縁性の第一の皮膜を有するとともに、該第−の
皮膜の上に誘電率７以上の絶縁性の第二の皮膜を有して
いることを特徴とするプレーナ型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58068369A JPS59194441A (ja) | 1983-04-20 | 1983-04-20 | プレ−ナ型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58068369A JPS59194441A (ja) | 1983-04-20 | 1983-04-20 | プレ−ナ型半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59194441A true JPS59194441A (ja) | 1984-11-05 |
| JPH0129057B2 JPH0129057B2 (ja) | 1989-06-07 |
Family
ID=13371783
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58068369A Granted JPS59194441A (ja) | 1983-04-20 | 1983-04-20 | プレ−ナ型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59194441A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5139596B2 (ja) * | 2011-05-23 | 2013-02-06 | 新電元工業株式会社 | 半導体接合保護用ガラス組成物、半導体装置の製造方法及び半導体装置 |
| JP5184717B1 (ja) * | 2012-01-31 | 2013-04-17 | 新電元工業株式会社 | 半導体接合保護用ガラス組成物、半導体装置の製造方法及び半導体装置 |
| US8471267B2 (en) | 2009-09-03 | 2013-06-25 | Panasonic Corporation | Semiconductor device and method for producing same |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001097269A1 (fr) * | 2000-06-13 | 2001-12-20 | Applied Materials Inc. | Procede et systeme de transformation de film et tranche |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5867031A (ja) * | 1981-09-25 | 1983-04-21 | シ−メンス・アクチエンゲゼルシヤフト | 半導体集積回路とその製造方法 |
-
1983
- 1983-04-20 JP JP58068369A patent/JPS59194441A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5867031A (ja) * | 1981-09-25 | 1983-04-21 | シ−メンス・アクチエンゲゼルシヤフト | 半導体集積回路とその製造方法 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8471267B2 (en) | 2009-09-03 | 2013-06-25 | Panasonic Corporation | Semiconductor device and method for producing same |
| JP5139596B2 (ja) * | 2011-05-23 | 2013-02-06 | 新電元工業株式会社 | 半導体接合保護用ガラス組成物、半導体装置の製造方法及び半導体装置 |
| JP5184717B1 (ja) * | 2012-01-31 | 2013-04-17 | 新電元工業株式会社 | 半導体接合保護用ガラス組成物、半導体装置の製造方法及び半導体装置 |
| US9099483B2 (en) | 2012-01-31 | 2015-08-04 | Shindengen Electric Manufacturing Co., Ltd. | Glass composition for protecting semiconductor junction, method of manufacturing semiconductor device and semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0129057B2 (ja) | 1989-06-07 |
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