JPH0129057B2 - - Google Patents
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- JPH0129057B2 JPH0129057B2 JP58068369A JP6836983A JPH0129057B2 JP H0129057 B2 JPH0129057 B2 JP H0129057B2 JP 58068369 A JP58068369 A JP 58068369A JP 6836983 A JP6836983 A JP 6836983A JP H0129057 B2 JPH0129057 B2 JP H0129057B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
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- H01L21/02107—Forming insulating materials on a substrate
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Description
【発明の詳細な説明】
［発明の技術分野］
この発明はプレーナ型半導体装置に関し、特に
チツプ面積が小さく且つ高耐圧プレーナ型半導体
装置に関するものである。
チツプ面積が小さく且つ高耐圧プレーナ型半導体
装置に関するものである。
［発明の技術的背景］
ICの基本構造であるプレーナ構造は、よく知
られているように接合形成工程において接合が
SiO2膜で保護されているので、接合の安定化が
図れるというすぐれた長所を有している反面、接
合の曲率部分や接合表面で電界集中が起こるため
高耐圧が難しいという短所も有している。
られているように接合形成工程において接合が
SiO2膜で保護されているので、接合の安定化が
図れるというすぐれた長所を有している反面、接
合の曲率部分や接合表面で電界集中が起こるため
高耐圧が難しいという短所も有している。
従つて、最近ではこの短所を是正するためにガ
ードリング構造を取り入れた改良プレーナ技術や
更にガードリング構造の一部に低融点ガラスを用
いる改良プレーナ技術が開発されているが、これ
らの改良プレーナ技術には以下のごとき問題点が
あり、従つてこれらの公知技術ではより高耐圧の
素子をより低コストで製造することができなかつ
た。
ードリング構造を取り入れた改良プレーナ技術や
更にガードリング構造の一部に低融点ガラスを用
いる改良プレーナ技術が開発されているが、これ
らの改良プレーナ技術には以下のごとき問題点が
あり、従つてこれらの公知技術ではより高耐圧の
素子をより低コストで製造することができなかつ
た。
［背景技術の問題点］
既によく知られているように、ガードリング構
造とは従来のプレーナ構造において素子の接合の
周囲を取り囲むリング状の接合を付加することに
よつて素子の接合の表面及び素子の接合の曲率部
分の電界を緩和し、これにより従来のプレーナ構
造の耐圧を向上させた素子構造である。第１図は
このガードリング構造を取り入れて構成されたプ
レーナ型トランジスタの断面図である。同図に示
すように、半導体基板１にはN+型のコレクタ領
域２、気相成長により形成されたN-型の高抵抗
領域３、P+型のベース領域４、N+型のエミツタ
領域５が形成されるとともに、ベース領域４の外
側のN-型領域３内にはベース領域４を環状に包
囲して二つのリング状P+型のガードリング領域
６，７が形成され、更に外側のガードリング領域
７よりも十分外側に離れた基板に環状のEPR領
域８（等ポテンシヤル領域；Egui―P0―tential
Ring）が形成されている。そして、半導体基板
１の表面はSiO2熱酸化膜９で覆れ、また、該
SiO2膜９及び各電極１０〜１２の上はPSG膜１
３（りん硅化ガラス膜）でパツシベーシヨンされ
ている。
造とは従来のプレーナ構造において素子の接合の
周囲を取り囲むリング状の接合を付加することに
よつて素子の接合の表面及び素子の接合の曲率部
分の電界を緩和し、これにより従来のプレーナ構
造の耐圧を向上させた素子構造である。第１図は
このガードリング構造を取り入れて構成されたプ
レーナ型トランジスタの断面図である。同図に示
すように、半導体基板１にはN+型のコレクタ領
域２、気相成長により形成されたN-型の高抵抗
領域３、P+型のベース領域４、N+型のエミツタ
領域５が形成されるとともに、ベース領域４の外
側のN-型領域３内にはベース領域４を環状に包
囲して二つのリング状P+型のガードリング領域
６，７が形成され、更に外側のガードリング領域
７よりも十分外側に離れた基板に環状のEPR領
域８（等ポテンシヤル領域；Egui―P0―tential
Ring）が形成されている。そして、半導体基板
１の表面はSiO2熱酸化膜９で覆れ、また、該
SiO2膜９及び各電極１０〜１２の上はPSG膜１
３（りん硅化ガラス膜）でパツシベーシヨンされ
ている。
このようにガードリング構造をプレーナ構造に
取り入れた改良プレーナ技術によれば、曲率部分
における電界集中がガードリング接合によつて緩
和されるため、従来の（ガードリングのない）プ
レーナ素子にくらべて耐圧の高い素子を得ること
ができるが、第１図の半導体装置には以下のよう
な問題点があり従つて、このような素子構造では
小型で且つより高耐圧の素子を経済的に実現する
ことができなかつた。
取り入れた改良プレーナ技術によれば、曲率部分
における電界集中がガードリング接合によつて緩
和されるため、従来の（ガードリングのない）プ
レーナ素子にくらべて耐圧の高い素子を得ること
ができるが、第１図の半導体装置には以下のよう
な問題点があり従つて、このような素子構造では
小型で且つより高耐圧の素子を経済的に実現する
ことができなかつた。
すなわち、第１図のごとき半導体装置において
は接合の底部の曲率部分における電界集中は緩和
されるが、基板表面がSiO2膜で被覆されている
ため、基板表面からの漏れ電界を効果的に遮蔽す
ることができず、また界面電荷密度を十分小さな
値にすることもできないので、第１図の構造では
高耐圧化することが不可能であつた。
は接合の底部の曲率部分における電界集中は緩和
されるが、基板表面がSiO2膜で被覆されている
ため、基板表面からの漏れ電界を効果的に遮蔽す
ることができず、また界面電荷密度を十分小さな
値にすることもできないので、第１図の構造では
高耐圧化することが不可能であつた。
一方、ガードリング構造における電界緩和の効
果はガードリングの本数が多ければ多い程大きく
なるので、素子の耐圧を高く設計しようとすれば
必然的に間隔を最適値化した多数のガードリング
を必要とするが、ガードリングが多ければ多い程
チツプ面積が増加し、その結果、IC等の生産コ
ストが著しく上昇するばかりでなく、製造工程の
繁雑化によつて歩留り低下を招来するという問題
があつた。
果はガードリングの本数が多ければ多い程大きく
なるので、素子の耐圧を高く設計しようとすれば
必然的に間隔を最適値化した多数のガードリング
を必要とするが、ガードリングが多ければ多い程
チツプ面積が増加し、その結果、IC等の生産コ
ストが著しく上昇するばかりでなく、製造工程の
繁雑化によつて歩留り低下を招来するという問題
があつた。
一般に素子の接合の耐圧は、基板の比抵抗、Ｉ
層幅、ベース接合深さ等によつて決定されるが、
ガードリング構造の素子の場合には更にガードリ
ング本数やガードリング間隔なども接合耐圧の決
定因子となる。従つて、素子の接合耐圧を高くす
るには一般的に基板の比抵抗の増大やベース接合
深さ及びＩ層の幅の増大を図ることが必要になる
が、たとえばスイツチング用トランジスタの場合
には基板の比抵抗を高くしたり、Ｉ層の幅を大き
くすることは逆破壊耐量やスイツチング特性及び
飽特性を低下させる結果となり好ましくない。そ
れ故、従来は高耐圧のスイツチング用トランジス
タを設計する場合、ガードリング構造を採用する
とともにガードリング本数を多くし、更にガード
リング間隔を最適化するように設計を行つてき
が、このようにガードリング本数の増大によつて
高耐圧化を図ると、前記したようにチツプ面積の
増加や歩留り低下等によつてコスト上昇が避けら
れないという。ガードリング構造の問題点が製品
価格や製品品質に反映されることになる。
層幅、ベース接合深さ等によつて決定されるが、
ガードリング構造の素子の場合には更にガードリ
ング本数やガードリング間隔なども接合耐圧の決
定因子となる。従つて、素子の接合耐圧を高くす
るには一般的に基板の比抵抗の増大やベース接合
深さ及びＩ層の幅の増大を図ることが必要になる
が、たとえばスイツチング用トランジスタの場合
には基板の比抵抗を高くしたり、Ｉ層の幅を大き
くすることは逆破壊耐量やスイツチング特性及び
飽特性を低下させる結果となり好ましくない。そ
れ故、従来は高耐圧のスイツチング用トランジス
タを設計する場合、ガードリング構造を採用する
とともにガードリング本数を多くし、更にガード
リング間隔を最適化するように設計を行つてき
が、このようにガードリング本数の増大によつて
高耐圧化を図ると、前記したようにチツプ面積の
増加や歩留り低下等によつてコスト上昇が避けら
れないという。ガードリング構造の問題点が製品
価格や製品品質に反映されることになる。
次に、ガードリング構造の一変形としてPbO系
の低融点ガラスのリングをガードリング領域の上
に形成する改良プレーナ技術も知られており、こ
の改良プレーナ技術によつて形成されたプレーナ
型トランジスタを第２図に示す。
の低融点ガラスのリングをガードリング領域の上
に形成する改良プレーナ技術も知られており、こ
の改良プレーナ技術によつて形成されたプレーナ
型トランジスタを第２図に示す。
第２図において第１図と同一符号で表示された
部分は第１図の素子と同一の部分を示している。
第２図の素子においては、ベース領域４の底部を
包囲してベース領域４の底面と同一深さにガード
リング領域６が形成されるとともにエミツタ領域
５を包囲してエミツタ領域５の底面の深さと同一
深さにリング状の低融点ガラス領域１５が形成さ
れており、該低融点ガラス領域１５はSiO2熱酸
化膜９の上に露出している。また、低融点ガラス
領域１５の外周にはエミツタ領域と同一深さのチ
ヤンネルカツト領域が形成されている。
部分は第１図の素子と同一の部分を示している。
第２図の素子においては、ベース領域４の底部を
包囲してベース領域４の底面と同一深さにガード
リング領域６が形成されるとともにエミツタ領域
５を包囲してエミツタ領域５の底面の深さと同一
深さにリング状の低融点ガラス領域１５が形成さ
れており、該低融点ガラス領域１５はSiO2熱酸
化膜９の上に露出している。また、低融点ガラス
領域１５の外周にはエミツタ領域と同一深さのチ
ヤンネルカツト領域が形成されている。
第２図のごとき改良プレーナ構造によれば低融
点ガラス領域１５の表面電荷を利用して表面にお
ける電界集中を緩和することができるが、この形
式の改良プレーナ構造においては、ガラス領域１
５の被着工程においてガラス膜厚を正確に制御す
ることが難しく、従つて同一チツプ内で各素子毎
にガラス膜厚がばらつくことになり、均一な品質
及び特性が保証されないという製造工程上の欠点
があるうえ、半導体基板の構成元素であるSiとガ
ラスとの相互の熱膨脹係数の値には大きな開きが
あるのでガラス被着工程終了後にガラスにクラツ
クが生じやすく、その結果歩留りが非常に低くな
るという重大な欠点がある。
点ガラス領域１５の表面電荷を利用して表面にお
ける電界集中を緩和することができるが、この形
式の改良プレーナ構造においては、ガラス領域１
５の被着工程においてガラス膜厚を正確に制御す
ることが難しく、従つて同一チツプ内で各素子毎
にガラス膜厚がばらつくことになり、均一な品質
及び特性が保証されないという製造工程上の欠点
があるうえ、半導体基板の構成元素であるSiとガ
ラスとの相互の熱膨脹係数の値には大きな開きが
あるのでガラス被着工程終了後にガラスにクラツ
クが生じやすく、その結果歩留りが非常に低くな
るという重大な欠点がある。
［発明の目的］
それ故、この発明の目的は、前記した公知の改
良プレーナ構造の欠点及び問題点を有しない、更
に改善されたプレーナ構造の半導体装置を提供す
ることである。
良プレーナ構造の欠点及び問題点を有しない、更
に改善されたプレーナ構造の半導体装置を提供す
ることである。
［発明の概要］
この発明は、改良プレーナ構造及び素子の動作
における問題点を検討した結果、達成されたもの
である。この発明の特徴は、ガードリングのよう
な空間電荷層の形状変更手段をもつ素子が形成さ
れた半導体基板の表面に、酸素、窒素又はハロゲ
ンを含有したポリシリコンカーバイドの誘電率７
以上の半絶縁性の第一の皮膜を有するとともに、
該第一の皮膜の上に誘電率７以上の絶縁性の第二
の皮膜を有していることにある。このような構造
を採用することによつて半導体基板内の電界を該
皮膜に効果的に分散させることができ、これによ
り半導体基板の界面電荷密度の制御マージンを大
きくすることができる。その基板の界面電荷密度
の制御マージンを大きくできれば、同一接合耐圧
を得るのに、スイツチング速度、飽和特性、逆耐
量等の特性を損なうことなくかつ小面積のプレー
ナ型半導体装置を設計することができる。また低
融点ガラスによる改良プレーナ技術の製造工程上
の問題点を解決することができる。
における問題点を検討した結果、達成されたもの
である。この発明の特徴は、ガードリングのよう
な空間電荷層の形状変更手段をもつ素子が形成さ
れた半導体基板の表面に、酸素、窒素又はハロゲ
ンを含有したポリシリコンカーバイドの誘電率７
以上の半絶縁性の第一の皮膜を有するとともに、
該第一の皮膜の上に誘電率７以上の絶縁性の第二
の皮膜を有していることにある。このような構造
を採用することによつて半導体基板内の電界を該
皮膜に効果的に分散させることができ、これによ
り半導体基板の界面電荷密度の制御マージンを大
きくすることができる。その基板の界面電荷密度
の制御マージンを大きくできれば、同一接合耐圧
を得るのに、スイツチング速度、飽和特性、逆耐
量等の特性を損なうことなくかつ小面積のプレー
ナ型半導体装置を設計することができる。また低
融点ガラスによる改良プレーナ技術の製造工程上
の問題点を解決することができる。
本発明で用いる半絶縁性皮膜は、ポリシリコン
カーバイドSiCとSiO2との中間組成、つまり酸素
を不純物として含有するポリシリコンカーバイド
が挙げられ、その他窒素若しくはハロゲンを含有
したポリシリコンカーバイドも挙げられる。この
半絶縁性皮膜は107〜1010Ωcm程度の抵抗値を有す
るとともに、誘電率７以上のものが多い。これ
は、ポリシリコンと酸化シリコンとの中間組成、
すなわちSixOY（ただし、ｙ／ｘ＜２）組成を有す
る半絶縁性多結晶シリコンに相当する。
カーバイドSiCとSiO2との中間組成、つまり酸素
を不純物として含有するポリシリコンカーバイド
が挙げられ、その他窒素若しくはハロゲンを含有
したポリシリコンカーバイドも挙げられる。この
半絶縁性皮膜は107〜1010Ωcm程度の抵抗値を有す
るとともに、誘電率７以上のものが多い。これ
は、ポリシリコンと酸化シリコンとの中間組成、
すなわちSixOY（ただし、ｙ／ｘ＜２）組成を有す
る半絶縁性多結晶シリコンに相当する。
第二の皮膜としては、誘電率７以上の絶縁膜を
用い、特に外部汚染阻止能の高い絶縁膜を使用す
ることが好ましい。このような絶縁膜として
Al2O3、Si3N4、Nb2O3、HfO2、Ta2O3、TiO2、
低融点ガラス（ZnO系もしくはPbO系）等を挙げ
ることができる。
用い、特に外部汚染阻止能の高い絶縁膜を使用す
ることが好ましい。このような絶縁膜として
Al2O3、Si3N4、Nb2O3、HfO2、Ta2O3、TiO2、
低融点ガラス（ZnO系もしくはPbO系）等を挙げ
ることができる。
［発明の実施例］
以下に第３図乃至第４図を参照して本発明の一
実施例について説明する。
実施例について説明する。
第３図は本発明の改良プレーナ構造を有する半
導体装置（IC組込みトランジスタ）の断面図で
あり、同図において第１図及び第２図と同一符号
で示された部分は第１図及び第２図の半導体装置
の同一部分を示す。
導体装置（IC組込みトランジスタ）の断面図で
あり、同図において第１図及び第２図と同一符号
で示された部分は第１図及び第２図の半導体装置
の同一部分を示す。
第３図において、１６は半導体基板１の全面を
被覆している第一皮膜である。この第一皮膜１６
は誘電率が７以上の半絶縁膜であり、この実施例
ではたとえばポリシリコンカーバイト（poli―
SiC）で構成されている。第一皮膜１６の上に被
覆された第二皮膜１７は誘電率が７以上で且つ汚
染イオン種の拡散阻止能の大きな絶縁膜で構成さ
れており、この実施例では、この第二皮膜１７は
Al2O3で構成されている。また、電極１０〜１２
を被覆する配線保護膜として、Si3N4膜１８が設
けられている。
被覆している第一皮膜である。この第一皮膜１６
は誘電率が７以上の半絶縁膜であり、この実施例
ではたとえばポリシリコンカーバイト（poli―
SiC）で構成されている。第一皮膜１６の上に被
覆された第二皮膜１７は誘電率が７以上で且つ汚
染イオン種の拡散阻止能の大きな絶縁膜で構成さ
れており、この実施例では、この第二皮膜１７は
Al2O3で構成されている。また、電極１０〜１２
を被覆する配線保護膜として、Si3N4膜１８が設
けられている。
このような構造の半導体装置においては接合表
面が、誘電率が７以上であるがために界面電荷密
度の小さい半絶縁性膜で二重に被覆されているの
で、漏れ電界を効果的に遮蔽することができまた
半導体基板内に生じた電界を第一皮膜及び第二皮
膜に分担させることができるので、接合の表面の
電界集中を効果的に緩和させることができる。
面が、誘電率が７以上であるがために界面電荷密
度の小さい半絶縁性膜で二重に被覆されているの
で、漏れ電界を効果的に遮蔽することができまた
半導体基板内に生じた電界を第一皮膜及び第二皮
膜に分担させることができるので、接合の表面の
電界集中を効果的に緩和させることができる。
第４図は第３図の半導体装置の接合部に生じた
最大電界強度Ｅの大きさと、半導体基板の表面を
被覆している二層膜１６，１７の誘電率εsとの関
係を示したものである。最大電界強度Ｅは接合に
1800V印加したときの値であり、ベース深さ
50μm、Ｉ層幅110μm、基板濃度８×1013cm-3、
ガードリング２本、間隔32μmであり、この基板
における臨界降伏電界強度は約2.5×105V／cmで
ある。この図から誘電率が７以上であれば電界が
緩和されることがわかる。
最大電界強度Ｅの大きさと、半導体基板の表面を
被覆している二層膜１６，１７の誘電率εsとの関
係を示したものである。最大電界強度Ｅは接合に
1800V印加したときの値であり、ベース深さ
50μm、Ｉ層幅110μm、基板濃度８×1013cm-3、
ガードリング２本、間隔32μmであり、この基板
における臨界降伏電界強度は約2.5×105V／cmで
ある。この図から誘電率が７以上であれば電界が
緩和されることがわかる。
第３図の半導体装置は次のような工程で製造さ
れた。
れた。
まず、比抵抗が50〜65ΩcmでＩ層幅が150μmの
半導体基板１のN-型高抵抗領域３の表面にSiO2
膜を形成した後、該SiO2膜を選択的にエツチン
グして３個の環状開口部を形成し、該開口部内に
露出した基板表面にＰ型不純物を拡散して深さ約
30μmのベース領域４と２個のガードリング領域
６及び７を形成した。
半導体基板１のN-型高抵抗領域３の表面にSiO2
膜を形成した後、該SiO2膜を選択的にエツチン
グして３個の環状開口部を形成し、該開口部内に
露出した基板表面にＰ型不純物を拡散して深さ約
30μmのベース領域４と２個のガードリング領域
６及び７を形成した。
次に同様な工程で基板表面の所定個所にＮ型不
純物を拡散させてエミツタ領域５とEPR領域８
とを形成する。
純物を拡散させてエミツタ領域５とEPR領域８
とを形成する。
このように所定の領域を基板表面に形成した
後、SiO2膜を基板全面から剥離し、ついで以下
のように第一皮膜１６及び第二皮膜１７を形成し
た。
後、SiO2膜を基板全面から剥離し、ついで以下
のように第一皮膜１６及び第二皮膜１７を形成し
た。
まず、SiH4、N2O、CH4から成る混合ガスを
反応ガスとして600℃でプラズマCVD法を実施す
ることにより酸素を約20atomic％含有した誘電
率７以上のシリコンカーバイト（SiC）を約
1.0μmの厚さで基板表面に被着させ、これを第一
皮膜１６とした。
反応ガスとして600℃でプラズマCVD法を実施す
ることにより酸素を約20atomic％含有した誘電
率７以上のシリコンカーバイト（SiC）を約
1.0μmの厚さで基板表面に被着させ、これを第一
皮膜１６とした。
次に、AlCl3、CO2、H2から成る混合ガスを反
応ガスとして600℃でプラズマCVP法を実施する
ことにより、誘電率８のアルミナから成る第二皮
膜１７を約1000Åの厚さで第一皮膜１６の上に被
着させた。
応ガスとして600℃でプラズマCVP法を実施する
ことにより、誘電率８のアルミナから成る第二皮
膜１７を約1000Åの厚さで第一皮膜１６の上に被
着させた。
次に第一及び第二皮膜１６，１７を選択的にエ
ツチングした後、電極材料であるAl膜を被着さ
せた。そしてAl膜を選択的にエツチングして電
極１０〜１２及び素子配線を完成させ、最後に配
線保護膜としてSi3N4膜１８を全面に被着させて
素子形成を完了した。
ツチングした後、電極材料であるAl膜を被着さ
せた。そしてAl膜を選択的にエツチングして電
極１０〜１２及び素子配線を完成させ、最後に配
線保護膜としてSi3N4膜１８を全面に被着させて
素子形成を完了した。
第３図のごとき半導体装置においてガードリン
グを３本にしたものについてVCBOを測定したとこ
ろ、約1800Vの値を得た。これはメサ型素子の場
合と同じ基板条件（基板比抵抗50〜65Ωcm，Ｉ層
幅110μm）で達成されたものであるが、これは第
１図のごときSiO2プレーナ構造の素子では実現
することのできぬ値である。
グを３本にしたものについてVCBOを測定したとこ
ろ、約1800Vの値を得た。これはメサ型素子の場
合と同じ基板条件（基板比抵抗50〜65Ωcm，Ｉ層
幅110μm）で達成されたものであるが、これは第
１図のごときSiO2プレーナ構造の素子では実現
することのできぬ値である。
因みに、SiO2プレーナ構造で素子形成を行う
場合、同じ３本のガードリングで前記と同一耐圧
を達成するためにはＩ層幅を130μm以上にし、且
つ界面電荷密度を５×1010／cm2以下にする必要が
あるが、Ｉ層幅を130μm以上にすることは素子の
スイツチング速度や逆破壊耐量や飽和特性等の面
からみて好ましくないうえ、界面電荷密度を上記
の値以下にすることは現在の製造技術ではほとん
ど不可能に近い。これに対して本発明による半導
体装置においては基板の比抵抗及びＩ層幅並びに
ガードリング本数を増加させずに高耐圧化が可能
であり、ガードリング本数が少ないわりに高耐圧
の小型素子を実現することができる。また、第一
皮膜１６及び第二皮膜１７は半導体基板の全面に
被着すればよいので第２図の半導体装置の低融点
ガラス領域の形成よりは困難性がなく、製造技術
上においても従来の製造方法よりも容易化される
ため歩留りが向上し、製造コストが低減される。
場合、同じ３本のガードリングで前記と同一耐圧
を達成するためにはＩ層幅を130μm以上にし、且
つ界面電荷密度を５×1010／cm2以下にする必要が
あるが、Ｉ層幅を130μm以上にすることは素子の
スイツチング速度や逆破壊耐量や飽和特性等の面
からみて好ましくないうえ、界面電荷密度を上記
の値以下にすることは現在の製造技術ではほとん
ど不可能に近い。これに対して本発明による半導
体装置においては基板の比抵抗及びＩ層幅並びに
ガードリング本数を増加させずに高耐圧化が可能
であり、ガードリング本数が少ないわりに高耐圧
の小型素子を実現することができる。また、第一
皮膜１６及び第二皮膜１７は半導体基板の全面に
被着すればよいので第２図の半導体装置の低融点
ガラス領域の形成よりは困難性がなく、製造技術
上においても従来の製造方法よりも容易化される
ため歩留りが向上し、製造コストが低減される。
［発明の効果］
以上の説明から明らかなように、この発明によ
れば、 () ガードリング本数が少ないわりに高耐圧で
あり、 () 高耐圧であるわりに小さなチツプ面積であ
り、 () スイツチング速度、飽和特性、及び逆耐量
等を低下させずに高耐圧化でき、 () 製造技術上も従来の低融点ガラスによるプ
レーナ構造よりも容易で且つ高い歩留りが得ら
れる、 等の種々の効果を得ることができるプレーナ型半
導体装置が提供される。
れば、 () ガードリング本数が少ないわりに高耐圧で
あり、 () 高耐圧であるわりに小さなチツプ面積であ
り、 () スイツチング速度、飽和特性、及び逆耐量
等を低下させずに高耐圧化でき、 () 製造技術上も従来の低融点ガラスによるプ
レーナ構造よりも容易で且つ高い歩留りが得ら
れる、 等の種々の効果を得ることができるプレーナ型半
導体装置が提供される。
第１図は従来公知のガードリング構造のプレー
ナ型半導体装置の断面図、第２図は公知の改良プ
レーナ構造の半導体装置の断面図、第３図は本発
明の半導体装置の断面図、第４図は第３図の半導
体装置における接合電界強度と皮膜の誘電率との
関係を示した図である。 １……半導体基板、２……コレクタ領域、３…
…高抵抗領域、４……ベース領域、５……エミツ
タ領域、６，７……ガードリング領域、８……
EPR領域、９……SiO2膜、１０〜１２……電極、
１３……PSG膜、１４……チヤンネルカツト領
域、１５……低融点ガラス領域、１６……第一皮
膜、１７……第二皮膜、１８……Si3N4膜。
ナ型半導体装置の断面図、第２図は公知の改良プ
レーナ構造の半導体装置の断面図、第３図は本発
明の半導体装置の断面図、第４図は第３図の半導
体装置における接合電界強度と皮膜の誘電率との
関係を示した図である。 １……半導体基板、２……コレクタ領域、３…
…高抵抗領域、４……ベース領域、５……エミツ
タ領域、６，７……ガードリング領域、８……
EPR領域、９……SiO2膜、１０〜１２……電極、
１３……PSG膜、１４……チヤンネルカツト領
域、１５……低融点ガラス領域、１６……第一皮
膜、１７……第二皮膜、１８……Si3N4膜。
Claims (1)
- １ 空間電荷層の形状変更手段をもつ素子が形成
された半導体基板の表面に、酸素、窒素又はハロ
ゲンを含有したポリシリコンカーバイトの誘電率
７以上の半絶縁性の第一の皮膜を有するととも
に、該第一の皮膜の上に誘電率７以上の絶縁性の
第二の皮膜を有していることを特徴とするプレー
ナ型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58068369A JPS59194441A (ja) | 1983-04-20 | 1983-04-20 | プレ−ナ型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58068369A JPS59194441A (ja) | 1983-04-20 | 1983-04-20 | プレ−ナ型半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59194441A JPS59194441A (ja) | 1984-11-05 |
| JPH0129057B2 true JPH0129057B2 (ja) | 1989-06-07 |
Family
ID=13371783
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58068369A Granted JPS59194441A (ja) | 1983-04-20 | 1983-04-20 | プレ−ナ型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59194441A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001097269A1 (fr) * | 2000-06-13 | 2001-12-20 | Applied Materials Inc. | Procede et systeme de transformation de film et tranche |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102217070B (zh) | 2009-09-03 | 2013-09-25 | 松下电器产业株式会社 | 半导体装置及其制造方法 |
| WO2012160632A1 (ja) * | 2011-05-23 | 2012-11-29 | 新電元工業株式会社 | 半導体接合保護用ガラス組成物、半導体装置の製造方法及び半導体装置 |
| US9099483B2 (en) | 2012-01-31 | 2015-08-04 | Shindengen Electric Manufacturing Co., Ltd. | Glass composition for protecting semiconductor junction, method of manufacturing semiconductor device and semiconductor device |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5867031A (ja) * | 1981-09-25 | 1983-04-21 | シ−メンス・アクチエンゲゼルシヤフト | 半導体集積回路とその製造方法 |
-
1983
- 1983-04-20 JP JP58068369A patent/JPS59194441A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5867031A (ja) * | 1981-09-25 | 1983-04-21 | シ−メンス・アクチエンゲゼルシヤフト | 半導体集積回路とその製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001097269A1 (fr) * | 2000-06-13 | 2001-12-20 | Applied Materials Inc. | Procede et systeme de transformation de film et tranche |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59194441A (ja) | 1984-11-05 |
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