JPS6042859A - 高耐圧半導体装置の製造方法 - Google Patents
高耐圧半導体装置の製造方法Info
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- JPS6042859A JPS6042859A JP15021983A JP15021983A JPS6042859A JP S6042859 A JPS6042859 A JP S6042859A JP 15021983 A JP15021983 A JP 15021983A JP 15021983 A JP15021983 A JP 15021983A JP S6042859 A JPS6042859 A JP S6042859A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[発明の技術分野]
この発明は?1′導体装置の製造方法に関し、更に詳細
には高耐圧のブレーナ型半導体装置の製造方法に朗づる
もので・ある。
には高耐圧のブレーナ型半導体装置の製造方法に朗づる
もので・ある。
[発明の技術的背明]
現在使用されでいる半導体装置の大部分はプレーナ型あ
り、ブレーナ型半導体装置はよく知られているように(
a>接合面がSiO2膜で保護されているため接合面の
汚染の恐れがなく安定性かよい、(b)半導体基板の一
表面側に配線を集中ぐきるので製造の自動化が容易とな
り■つ半導体装置の外形構造も単純となる等の長所を有
しているが反面、接合の表向及び接合の曲率部での電界
集中が起こるため′tf4圧の大きな索子をYすること
ノ)1できないという短所を有している。
り、ブレーナ型半導体装置はよく知られているように(
a>接合面がSiO2膜で保護されているため接合面の
汚染の恐れがなく安定性かよい、(b)半導体基板の一
表面側に配線を集中ぐきるので製造の自動化が容易とな
り■つ半導体装置の外形構造も単純となる等の長所を有
しているが反面、接合の表向及び接合の曲率部での電界
集中が起こるため′tf4圧の大きな索子をYすること
ノ)1できないという短所を有している。
従来、ブレーナ型半導体装置の耐圧を高めるために、た
とえば、■ガードリング領域を設りる、■フィールドプ
レートを設ける、0等ポテンシャリング領域(1,:q
uipotential Ring )を設(ブるなど
の方法が実施されてきた。 これらの公知の方法によれ
ば、高耐圧のブレーナ型半導体装置が得られ、特にガー
ドリンクW4造と等ポテンシャリング構造(以下にはE
QPRと記載する)は現在では高耐圧ブレーナ型半導体
装置の標準的な素子構造となっている。
とえば、■ガードリング領域を設りる、■フィールドプ
レートを設ける、0等ポテンシャリング領域(1,:q
uipotential Ring )を設(ブるなど
の方法が実施されてきた。 これらの公知の方法によれ
ば、高耐圧のブレーナ型半導体装置が得られ、特にガー
ドリンクW4造と等ポテンシャリング構造(以下にはE
QPRと記載する)は現在では高耐圧ブレーナ型半導体
装置の標準的な素子構造となっている。
[背景技術の問題点1
ガードリング構造を採用したプレーナ型半導体装置では
、ガードリングの本数が多い程、耐圧も大きくなるが、
・ガードリングの本数が多くなるにつれ(チップ面積も
著しく大きくなってしまうため、−ウ1へ当りのチップ
数は大幅に低下し、その結果、半導体装置の製造コスト
が高価になるという問題点があった。 従って、現在、
実用されている高耐1Fブレーナ型半導体装置よりも更
に耐圧の大きなプレーナ型半導体装置を前記■及び■の
方法を用い(実現しようとすれば、−チップの面積が非
常に大きくなり、且つ製造コストも著しく畠いものにl
りるという事態は避けられない。
、ガードリングの本数が多い程、耐圧も大きくなるが、
・ガードリングの本数が多くなるにつれ(チップ面積も
著しく大きくなってしまうため、−ウ1へ当りのチップ
数は大幅に低下し、その結果、半導体装置の製造コスト
が高価になるという問題点があった。 従って、現在、
実用されている高耐1Fブレーナ型半導体装置よりも更
に耐圧の大きなプレーナ型半導体装置を前記■及び■の
方法を用い(実現しようとすれば、−チップの面積が非
常に大きくなり、且つ製造コストも著しく畠いものにl
りるという事態は避けられない。
[発明の目的]
この発明の目的は、従来技術における前記のごとき問題
点を′#慮し、従来の高耐圧プレーナ型半導体装M 、
Lりも更に耐圧が大きく且つ小型である高耐圧ブレーシ
型半導体装置を比較的安価な製造コストで@A造できる
半導体装置の製造方法を提供1ノることである。
点を′#慮し、従来の高耐圧プレーナ型半導体装M 、
Lりも更に耐圧が大きく且つ小型である高耐圧ブレーシ
型半導体装置を比較的安価な製造コストで@A造できる
半導体装置の製造方法を提供1ノることである。
[発明の概要1
この発明の方法は、誘電率7以上で界面電荷密度の小さ
な半絶縁性の第一保護膜で接合表面を覆うとともに該第
−保護膜の上にアルカリイオンの汚染を阻止できる絶縁
性の第二保護膜を設けた後、800〜1200℃でアニ
ールすることを特徴どし、この発明の方法によれば小型
で高耐圧のプレーナ型半導体装置を比較的安価な製造コ
ストで製造lることができる。 特に、本発明の方法に
おいては接合表面を界面電荷密度の小さな半絶縁性の第
−保護膜で覆う工程が含まれるが、このような工程を含
む本邦明方払によると、たとえば従来の高耐圧プレーナ
型半導体装置と同一の耐圧を達成する場合、半導体基板
の界面電荷密度の制御マージンが大ぎくなり、従来装置
よりも小さなチップ面積で1つ高耐圧のプレーナ型半導
体装置を製造づることができる。
な半絶縁性の第一保護膜で接合表面を覆うとともに該第
−保護膜の上にアルカリイオンの汚染を阻止できる絶縁
性の第二保護膜を設けた後、800〜1200℃でアニ
ールすることを特徴どし、この発明の方法によれば小型
で高耐圧のプレーナ型半導体装置を比較的安価な製造コ
ストで製造lることができる。 特に、本発明の方法に
おいては接合表面を界面電荷密度の小さな半絶縁性の第
−保護膜で覆う工程が含まれるが、このような工程を含
む本邦明方払によると、たとえば従来の高耐圧プレーナ
型半導体装置と同一の耐圧を達成する場合、半導体基板
の界面電荷密度の制御マージンが大ぎくなり、従来装置
よりも小さなチップ面積で1つ高耐圧のプレーナ型半導
体装置を製造づることができる。
該第−保護膜は、ポリシリコン若しくはポリシリ:コン
カーバイドと酸化シリコン、窒化シリコン若しくはハロ
ゲン化シリコンの中間組成の半絶縁性膜であり、特に酸
素を含むポリシリコン膜が好適である。 該酸素を含む
ポリシリコン膜は、たとえば3iト1.とN、Oとの混
合ガスを作用ガスどして減口−CVD法もしくは常圧C
VD法によっ(形成される。 該第−保護膜の膜厚はた
とえば0.51zn+以!−て−あることが望ましい。
カーバイドと酸化シリコン、窒化シリコン若しくはハロ
ゲン化シリコンの中間組成の半絶縁性膜であり、特に酸
素を含むポリシリコン膜が好適である。 該酸素を含む
ポリシリコン膜は、たとえば3iト1.とN、Oとの混
合ガスを作用ガスどして減口−CVD法もしくは常圧C
VD法によっ(形成される。 該第−保護膜の膜厚はた
とえば0.51zn+以!−て−あることが望ましい。
一方、該第二保護膜は、アルカリイオンによる汚染を鈎
1 +l: !Iる11v1の絶縁性膜であり、たとえ
ば+−)SG、5iJN4、Al2O3,SiC等のほ
か、Si Nx Oy 、Sl * Ny Hzの分子
構造をh″tJる物質(・構成されていることが望まし
い。
1 +l: !Iる11v1の絶縁性膜であり、たとえ
ば+−)SG、5iJN4、Al2O3,SiC等のほ
か、Si Nx Oy 、Sl * Ny Hzの分子
構造をh″tJる物質(・構成されていることが望まし
い。
また、第二保護膜の膜厚は第一保護膜の膜厚と恒1じか
もしくはそれ以上であることが必要である。
もしくはそれ以上であることが必要である。
そしCまた、半絶縁性の第一保護膜を被膜した構造にお
い(は漏れ電流が規格値に対して過大となるが、該第二
保護膜形成後に実施されるアニールにJ、つ(、たとえ
ばトランジスタのごとき半導体素子においては漏れ電流
(コレクタしゃ断電流)f cooが非常に(](下し
、+ 、、 −v m特性が著しく向トしcK1人ニー
Iレクタ・ベース電圧が非常に大きくなり、トランジス
タの耐圧が高められる。
い(は漏れ電流が規格値に対して過大となるが、該第二
保護膜形成後に実施されるアニールにJ、つ(、たとえ
ばトランジスタのごとき半導体素子においては漏れ電流
(コレクタしゃ断電流)f cooが非常に(](下し
、+ 、、 −v m特性が著しく向トしcK1人ニー
Iレクタ・ベース電圧が非常に大きくなり、トランジス
タの耐圧が高められる。
本発明方法°の好適実施例においては、まず素子形成終
了後、(ガードリング領域やEQPR領域などの形成を
含む)に半導体基板上の残されている絶縁膜パターンを
全面剥離した後、誘電率7以上のM索含有多結晶Si膜
を5IH4及びN20から成る混合ガスの作用トで常圧
CV l)法もしくは減K CV D仏を用いて少なく
とも0.5zzm以l−の膜厚となるように該半導体基
板の全面に被着させ、ついでNa汚染等を阻止すること
が可能なPSG、Si 3 N4 、At 203 、
Si Cもしくは3+ Nx OyやS!xNyHz等
のごとき分子構造の物質から成る表面保護膜(パッシベ
ーション膜)を前記酸素含有多結晶srsの上に積層さ
せた後、800℃〜1200°Cでアニールを施し、更
に該表面保護膜にフォトエツチング(RFP’)で選択
的にコンタクトホールを開口した後、該表面保護膜上に
配線形成を行って素子を完成する。
了後、(ガードリング領域やEQPR領域などの形成を
含む)に半導体基板上の残されている絶縁膜パターンを
全面剥離した後、誘電率7以上のM索含有多結晶Si膜
を5IH4及びN20から成る混合ガスの作用トで常圧
CV l)法もしくは減K CV D仏を用いて少なく
とも0.5zzm以l−の膜厚となるように該半導体基
板の全面に被着させ、ついでNa汚染等を阻止すること
が可能なPSG、Si 3 N4 、At 203 、
Si Cもしくは3+ Nx OyやS!xNyHz等
のごとき分子構造の物質から成る表面保護膜(パッシベ
ーション膜)を前記酸素含有多結晶srsの上に積層さ
せた後、800℃〜1200°Cでアニールを施し、更
に該表面保護膜にフォトエツチング(RFP’)で選択
的にコンタクトホールを開口した後、該表面保護膜上に
配線形成を行って素子を完成する。
[発明の実施例]
第1図は本発明方法によって形成されたカードリング構
造のプレーナ型トランジスタの断面図である。 同図に
おいて、1は半導体基板であり、この崖う・4体拮機1
はN型不純物を高濃度にドープした一ルクタ領域2と、
エピタキシャル成長で形成されたN型低淵度不純物領域
(基板抵抗率50〜fi5Ω−’am、1層幅tsoμ
m > 3とを有し、更にP型のヘースη11或4(拡
散深さ30μm)とN型のエミック領域5)か形成され
ている。 また、ベースjail戟4は(マ状の一二本
のカードリング領域6で囲まれ、カードリング領1g1
6はN型高11ドープ層から成るFE Q P R領域
7て囲まれている。 これらの領域は本発明り法の工程
の前に形成されており、該半えり体J、を板1の表面す
なわち領域3と]−ミッタ1油域5没びベース領域4並
びにガートリング領域6とE Q P R領域7の表面
はSi○21t!J (図示せJ“)て゛被覆されIご
1人p4にある。
造のプレーナ型トランジスタの断面図である。 同図に
おいて、1は半導体基板であり、この崖う・4体拮機1
はN型不純物を高濃度にドープした一ルクタ領域2と、
エピタキシャル成長で形成されたN型低淵度不純物領域
(基板抵抗率50〜fi5Ω−’am、1層幅tsoμ
m > 3とを有し、更にP型のヘースη11或4(拡
散深さ30μm)とN型のエミック領域5)か形成され
ている。 また、ベースjail戟4は(マ状の一二本
のカードリング領域6で囲まれ、カードリング領1g1
6はN型高11ドープ層から成るFE Q P R領域
7て囲まれている。 これらの領域は本発明り法の工程
の前に形成されており、該半えり体J、を板1の表面す
なわち領域3と]−ミッタ1油域5没びベース領域4並
びにガートリング領域6とE Q P R領域7の表面
はSi○21t!J (図示せJ“)て゛被覆されIご
1人p4にある。
本発明す法ではまず、前記5102M!aをすべて剥輿
11シた後、誘電率7以上の半絶縁性の第一保護膜8を
少イfくとも0.′5μm以上の厚さに堆積させる1、
この実施例では該第−保護膜として酸素含有の多結晶
Sij!i!を形成させた。
11シた後、誘電率7以上の半絶縁性の第一保護膜8を
少イfくとも0.′5μm以上の厚さに堆積させる1、
この実施例では該第−保護膜として酸素含有の多結晶
Sij!i!を形成させた。
該多結晶Si膜はSiH4とN20どの混合カスを作用
ガスとして 600℃へ・900℃の温度下で常I″E
CVD法もしくは減圧CVD法によって形成させたもの
であり、酸素を20〜40atO11%含右し、半絶縁
性で誘電率は7以」−であった。
ガスとして 600℃へ・900℃の温度下で常I″E
CVD法もしくは減圧CVD法によって形成させたもの
であり、酸素を20〜40atO11%含右し、半絶縁
性で誘電率は7以」−であった。
次に、該第−保護膜8の上にPSG、
513N4、Δ120z、S+C等の物質もしく+、U
Si Nx Oy 、Si x Nyト12等の分子式
をイ1する物質のいずれかで構成された第二二保護膜9
を第一保護膜8と少なくとも同じ厚さにiff稍させる
。
Si Nx Oy 、Si x Nyト12等の分子式
をイ1する物質のいずれかで構成された第二二保護膜9
を第一保護膜8と少なくとも同じ厚さにiff稍させる
。
ついで全体を800℃〜1200℃でアニールを行った
。 更に該第−及び第二保護膜8.9に電極用間(」を
形成した後、該第二保護膜9の上に電極用金属膜を堆積
し、これをフォトTツヂングして電極10,11.12
を形成した。・ そして最後に該電極10〜12と該第
二保護膜9の上にパッシベーション膜13を形成しく全
一[稈を終了した。
。 更に該第−及び第二保護膜8.9に電極用間(」を
形成した後、該第二保護膜9の上に電極用金属膜を堆積
し、これをフォトTツヂングして電極10,11.12
を形成した。・ そして最後に該電極10〜12と該第
二保護膜9の上にパッシベーション膜13を形成しく全
一[稈を終了した。
前記のごとき本発明の方法により、ガードリング3本を
有づる第1図のごときプレーナ型トランジスタを第一保
護膜8と第二保護膜dとの膜J9比を変えてE秒類製作
した。 すなわち、ガードリング3本そイ〕するととも
に第一保護膜8と第二保1μ膜9とのIf!J Jl;
I比が1: i、1: 2. 2: 1のもの三種であ
る。
有づる第1図のごときプレーナ型トランジスタを第一保
護膜8と第二保護膜dとの膜J9比を変えてE秒類製作
した。 すなわち、ガードリング3本そイ〕するととも
に第一保護膜8と第二保1μ膜9とのIf!J Jl;
I比が1: i、1: 2. 2: 1のもの三種であ
る。
第2図は本発明プノ法で製作した第1図とほぼ同じ素子
構造のびレーナへ11トランジスタの上記三種のl +
JO’−V tBo特竹特性る。 同図において、曲線
△0(よ第−保護膜8と第二保護膜9どのIt!i!厚
比、が2:1(第一保護lI9膜厚〉第二保護Its!
膜厚)のトランジスタの特性であってアニール実施前の
特性を示す。 曲線f3 oは第一保護膜8と第二保護
膜9どのIf!A JUI比か 1:1及び1:2の(
第−保護膜の膜j9≦第Yイiff 固成の膜厚)トラ
ンジスタの特性てあって7−−ル実施前の特性を示1゜
また曲線△1(よ曲線Δ。のトランジスタをアニール
した後の狛・1」を表し、曲線B、は曲線B。で表され
る膜(9比1:1のランシスタをアニールした後の特1
11であり、曲線B2・は曲線B。で人される膜厚比1
:2のトランジスタをアニールした後の特性である。
構造のびレーナへ11トランジスタの上記三種のl +
JO’−V tBo特竹特性る。 同図において、曲線
△0(よ第−保護膜8と第二保護膜9どのIt!i!厚
比、が2:1(第一保護lI9膜厚〉第二保護Its!
膜厚)のトランジスタの特性であってアニール実施前の
特性を示す。 曲線f3 oは第一保護膜8と第二保護
膜9どのIf!A JUI比か 1:1及び1:2の(
第−保護膜の膜j9≦第Yイiff 固成の膜厚)トラ
ンジスタの特性てあって7−−ル実施前の特性を示1゜
また曲線△1(よ曲線Δ。のトランジスタをアニール
した後の狛・1」を表し、曲線B、は曲線B。で表され
る膜(9比1:1のランシスタをアニールした後の特1
11であり、曲線B2・は曲線B。で人される膜厚比1
:2のトランジスタをアニールした後の特性である。
第2図から明らかイ家ように、本発明方法でnA)査さ
れた1〜ランジスタ(第一保護膜8と第二保護膜9との
膜p比が1:1及び1:2のものであってアニールを施
したもの)ではV tBoの増加に対し1coo (漏
れ電流)の増加が非常に小ざくなり、逆耐汁が大きくな
ることがわかる。 因みにカードリング3本を石する素
子構造で第一保護膜8と第二保護膜9どの膜〜比が1:
1の前記1〜ランジスタ(アニール実施)の逆耐圧は1
800 (V )であり、漏れ電流[。86は0.5〜
1.5μΔr・あった。
れた1〜ランジスタ(第一保護膜8と第二保護膜9との
膜p比が1:1及び1:2のものであってアニールを施
したもの)ではV tBoの増加に対し1coo (漏
れ電流)の増加が非常に小ざくなり、逆耐汁が大きくな
ることがわかる。 因みにカードリング3本を石する素
子構造で第一保護膜8と第二保護膜9どの膜〜比が1:
1の前記1〜ランジスタ(アニール実施)の逆耐圧は1
800 (V )であり、漏れ電流[。86は0.5〜
1.5μΔr・あった。
[発明の効果]
以上の記載から明らかなように、本発明の方法によれば
、カードリング本数を増加せずに、従来より高耐圧c口
つリーク電流の小さな半導体装置を製造づることができ
る。 1なわち本発明の方法によれば誘電率が7以上で
半絶縁+!1の第一の保護膜を形成づることにより接合
表面の電界を該第−保護膜に分担させることにより接合
の電界集中を緩和づることができ、一方半絶縁性膜ど絶
縁f(躾との膜厚比を所定のものとし、それをア二一ル
することにJ、ってリーク電流を極めて小さくすること
ができる。
、カードリング本数を増加せずに、従来より高耐圧c口
つリーク電流の小さな半導体装置を製造づることができ
る。 1なわち本発明の方法によれば誘電率が7以上で
半絶縁+!1の第一の保護膜を形成づることにより接合
表面の電界を該第−保護膜に分担させることにより接合
の電界集中を緩和づることができ、一方半絶縁性膜ど絶
縁f(躾との膜厚比を所定のものとし、それをア二一ル
することにJ、ってリーク電流を極めて小さくすること
ができる。
ぞの結果、本発明方法によれば、小型で高耐圧のプレー
犬型生η体装置をIJ造ココスト大幅な上昇をもたらり
ことなく歩留りよく製造することができる。
犬型生η体装置をIJ造ココスト大幅な上昇をもたらり
ことなく歩留りよく製造することができる。
第1図、【、1本発明の方法で製造されたブレーナ型¥
導体装冒の断面図、第2図は本発明方法で製造されたブ
レープ型トランジスタの特性を示す図である。 1・・・半轡体雄機、 2・・・]レクタ領域、 3・
・・N望低淵曵不純物領域、 4・・・ベース領域、
5・・・:[ミッタ領域、 6・・・ガードリング領域
、 7・・・EQPR領域、 8・・・第一保護膜、
9・・・第二保護膜、 10・〜12・・・電極、 1
3・・・パツシベーシヨン膜。 第1図 一+vcso(v)
導体装冒の断面図、第2図は本発明方法で製造されたブ
レープ型トランジスタの特性を示す図である。 1・・・半轡体雄機、 2・・・]レクタ領域、 3・
・・N望低淵曵不純物領域、 4・・・ベース領域、
5・・・:[ミッタ領域、 6・・・ガードリング領域
、 7・・・EQPR領域、 8・・・第一保護膜、
9・・・第二保護膜、 10・〜12・・・電極、 1
3・・・パツシベーシヨン膜。 第1図 一+vcso(v)
Claims (1)
- 1 少なくとも一つのPN接合を有する半導体基板の表
面に誘電率7以上の半絶縁性の箱−保il II!を所
定厚さに被着させる工程と、該第−保Ft l’Jの十
にNaイオン等の汚染を明止する絶縁f([の第二保護
膜を少なくとも該第−保護膜の膜厚と等しい1qざに被
着さVる工程と、該第二11ジの形成後に該半導体基板
を800℃〜1200°Cで7二−ルする工程とを含む
半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15021983A JPS6042859A (ja) | 1983-08-19 | 1983-08-19 | 高耐圧半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15021983A JPS6042859A (ja) | 1983-08-19 | 1983-08-19 | 高耐圧半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6042859A true JPS6042859A (ja) | 1985-03-07 |
Family
ID=15492135
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP15021983A Pending JPS6042859A (ja) | 1983-08-19 | 1983-08-19 | 高耐圧半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6042859A (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63141369A (ja) * | 1986-12-03 | 1988-06-13 | Fujitsu Ltd | 半導体装置及びその製造方法 |
US4843037A (en) * | 1987-08-21 | 1989-06-27 | Bell Communications Research, Inc. | Passivation of indium gallium arsenide surfaces |
US6104060A (en) * | 1996-02-20 | 2000-08-15 | Megamos Corporation | Cost savings for manufacturing planar MOSFET devices achieved by implementing an improved device structure and fabrication process eliminating passivation layer and/or field plate |
US20100062599A1 (en) * | 2008-09-05 | 2010-03-11 | Mitsubishi Electric Corporation | Method for manufacturing semiconductor device |
JP2015050386A (ja) * | 2013-09-03 | 2015-03-16 | 株式会社デンソー | 半導体装置 |
JP2018029178A (ja) * | 2016-08-15 | 2018-02-22 | アーベーベー・シュバイツ・アーゲー | パワー半導体デバイスおよびこのようなパワー半導体デバイスの製造方法 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5149686A (ja) * | 1974-10-26 | 1976-04-30 | Sony Corp |
-
1983
- 1983-08-19 JP JP15021983A patent/JPS6042859A/ja active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5149686A (ja) * | 1974-10-26 | 1976-04-30 | Sony Corp |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63141369A (ja) * | 1986-12-03 | 1988-06-13 | Fujitsu Ltd | 半導体装置及びその製造方法 |
US4843037A (en) * | 1987-08-21 | 1989-06-27 | Bell Communications Research, Inc. | Passivation of indium gallium arsenide surfaces |
US6104060A (en) * | 1996-02-20 | 2000-08-15 | Megamos Corporation | Cost savings for manufacturing planar MOSFET devices achieved by implementing an improved device structure and fabrication process eliminating passivation layer and/or field plate |
US20100062599A1 (en) * | 2008-09-05 | 2010-03-11 | Mitsubishi Electric Corporation | Method for manufacturing semiconductor device |
US8377832B2 (en) * | 2008-09-05 | 2013-02-19 | Mitsubishi Electric Corporation | Method for manufacturing semiconductor device |
JP2015050386A (ja) * | 2013-09-03 | 2015-03-16 | 株式会社デンソー | 半導体装置 |
JP2018029178A (ja) * | 2016-08-15 | 2018-02-22 | アーベーベー・シュバイツ・アーゲー | パワー半導体デバイスおよびこのようなパワー半導体デバイスの製造方法 |
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