JPS6042859A - 高耐圧半導体装置の製造方法 - Google Patents
高耐圧半導体装置の製造方法Info
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- JPS6042859A JPS6042859A JP15021983A JP15021983A JPS6042859A JP S6042859 A JPS6042859 A JP S6042859A JP 15021983 A JP15021983 A JP 15021983A JP 15021983 A JP15021983 A JP 15021983A JP S6042859 A JPS6042859 A JP S6042859A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
この発明は？１′導体装置の製造方法に関し、更に詳細
には高耐圧のブレーナ型半導体装置の製造方法に朗づる
もので・ある。
には高耐圧のブレーナ型半導体装置の製造方法に朗づる
もので・ある。
［発明の技術的背明］
現在使用されでいる半導体装置の大部分はプレーナ型あ
り、ブレーナ型半導体装置はよく知られているように（
ａ＞接合面がＳｉＯ２膜で保護されているため接合面の
汚染の恐れがなく安定性かよい、（ｂ）半導体基板の一
表面側に配線を集中ぐきるので製造の自動化が容易とな
り■つ半導体装置の外形構造も単純となる等の長所を有
しているが反面、接合の表向及び接合の曲率部での電界
集中が起こるため′ｔｆ４圧の大きな索子をＹすること
ノ）１できないという短所を有している。
り、ブレーナ型半導体装置はよく知られているように（
ａ＞接合面がＳｉＯ２膜で保護されているため接合面の
汚染の恐れがなく安定性かよい、（ｂ）半導体基板の一
表面側に配線を集中ぐきるので製造の自動化が容易とな
り■つ半導体装置の外形構造も単純となる等の長所を有
しているが反面、接合の表向及び接合の曲率部での電界
集中が起こるため′ｔｆ４圧の大きな索子をＹすること
ノ）１できないという短所を有している。
従来、ブレーナ型半導体装置の耐圧を高めるために、た
とえば、■ガードリング領域を設りる、■フィールドプ
レートを設ける、０等ポテンシャリング領域（１，：ｑ
ｕｉｐｏｔｅｎｔｉａｌ Ｒｉｎｇ ）を設（ブるなど
の方法が実施されてきた。 これらの公知の方法によれ
ば、高耐圧のブレーナ型半導体装置が得られ、特にガー
ドリンクＷ４造と等ポテンシャリング構造（以下にはＥ
ＱＰＲと記載する）は現在では高耐圧ブレーナ型半導体
装置の標準的な素子構造となっている。
とえば、■ガードリング領域を設りる、■フィールドプ
レートを設ける、０等ポテンシャリング領域（１，：ｑ
ｕｉｐｏｔｅｎｔｉａｌ Ｒｉｎｇ ）を設（ブるなど
の方法が実施されてきた。 これらの公知の方法によれ
ば、高耐圧のブレーナ型半導体装置が得られ、特にガー
ドリンクＷ４造と等ポテンシャリング構造（以下にはＥ
ＱＰＲと記載する）は現在では高耐圧ブレーナ型半導体
装置の標準的な素子構造となっている。
［背景技術の問題点１
ガードリング構造を採用したプレーナ型半導体装置では
、ガードリングの本数が多い程、耐圧も大きくなるが、
・ガードリングの本数が多くなるにつれ（チップ面積も
著しく大きくなってしまうため、−ウ１へ当りのチップ
数は大幅に低下し、その結果、半導体装置の製造コスト
が高価になるという問題点があった。 従って、現在、
実用されている高耐１Ｆブレーナ型半導体装置よりも更
に耐圧の大きなプレーナ型半導体装置を前記■及び■の
方法を用い（実現しようとすれば、−チップの面積が非
常に大きくなり、且つ製造コストも著しく畠いものにｌ
りるという事態は避けられない。
、ガードリングの本数が多い程、耐圧も大きくなるが、
・ガードリングの本数が多くなるにつれ（チップ面積も
著しく大きくなってしまうため、−ウ１へ当りのチップ
数は大幅に低下し、その結果、半導体装置の製造コスト
が高価になるという問題点があった。 従って、現在、
実用されている高耐１Ｆブレーナ型半導体装置よりも更
に耐圧の大きなプレーナ型半導体装置を前記■及び■の
方法を用い（実現しようとすれば、−チップの面積が非
常に大きくなり、且つ製造コストも著しく畠いものにｌ
りるという事態は避けられない。
［発明の目的］
この発明の目的は、従来技術における前記のごとき問題
点を′＃慮し、従来の高耐圧プレーナ型半導体装Ｍ 、
Ｌりも更に耐圧が大きく且つ小型である高耐圧ブレーシ
型半導体装置を比較的安価な製造コストで＠Ａ造できる
半導体装置の製造方法を提供１ノることである。
点を′＃慮し、従来の高耐圧プレーナ型半導体装Ｍ 、
Ｌりも更に耐圧が大きく且つ小型である高耐圧ブレーシ
型半導体装置を比較的安価な製造コストで＠Ａ造できる
半導体装置の製造方法を提供１ノることである。
［発明の概要１
この発明の方法は、誘電率７以上で界面電荷密度の小さ
な半絶縁性の第一保護膜で接合表面を覆うとともに該第
−保護膜の上にアルカリイオンの汚染を阻止できる絶縁
性の第二保護膜を設けた後、８００〜１２００℃でアニ
ールすることを特徴どし、この発明の方法によれば小型
で高耐圧のプレーナ型半導体装置を比較的安価な製造コ
ストで製造ｌることができる。 特に、本発明の方法に
おいては接合表面を界面電荷密度の小さな半絶縁性の第
−保護膜で覆う工程が含まれるが、このような工程を含
む本邦明方払によると、たとえば従来の高耐圧プレーナ
型半導体装置と同一の耐圧を達成する場合、半導体基板
の界面電荷密度の制御マージンが大ぎくなり、従来装置
よりも小さなチップ面積で１つ高耐圧のプレーナ型半導
体装置を製造づることができる。
な半絶縁性の第一保護膜で接合表面を覆うとともに該第
−保護膜の上にアルカリイオンの汚染を阻止できる絶縁
性の第二保護膜を設けた後、８００〜１２００℃でアニ
ールすることを特徴どし、この発明の方法によれば小型
で高耐圧のプレーナ型半導体装置を比較的安価な製造コ
ストで製造ｌることができる。 特に、本発明の方法に
おいては接合表面を界面電荷密度の小さな半絶縁性の第
−保護膜で覆う工程が含まれるが、このような工程を含
む本邦明方払によると、たとえば従来の高耐圧プレーナ
型半導体装置と同一の耐圧を達成する場合、半導体基板
の界面電荷密度の制御マージンが大ぎくなり、従来装置
よりも小さなチップ面積で１つ高耐圧のプレーナ型半導
体装置を製造づることができる。
該第−保護膜は、ポリシリコン若しくはポリシリ：コン
カーバイドと酸化シリコン、窒化シリコン若しくはハロ
ゲン化シリコンの中間組成の半絶縁性膜であり、特に酸
素を含むポリシリコン膜が好適である。 該酸素を含む
ポリシリコン膜は、たとえば３ｉト１．とＮ、Ｏとの混
合ガスを作用ガスどして減口−ＣＶＤ法もしくは常圧Ｃ
ＶＤ法によっ（形成される。 該第−保護膜の膜厚はた
とえば０．５１ｚｎ＋以！−て−あることが望ましい。
カーバイドと酸化シリコン、窒化シリコン若しくはハロ
ゲン化シリコンの中間組成の半絶縁性膜であり、特に酸
素を含むポリシリコン膜が好適である。 該酸素を含む
ポリシリコン膜は、たとえば３ｉト１．とＮ、Ｏとの混
合ガスを作用ガスどして減口−ＣＶＤ法もしくは常圧Ｃ
ＶＤ法によっ（形成される。 該第−保護膜の膜厚はた
とえば０．５１ｚｎ＋以！−て−あることが望ましい。
一方、該第二保護膜は、アルカリイオンによる汚染を鈎
１ ＋ｌ： ！Ｉる１１ｖ１の絶縁性膜であり、たとえ
ば＋−）ＳＧ、５ｉＪＮ４、Ａｌ２Ｏ３，ＳｉＣ等のほ
か、Ｓｉ Ｎｘ Ｏｙ 、Ｓｌ ＊ Ｎｙ Ｈｚの分子
構造をｈ″ｔＪる物質（・構成されていることが望まし
い。
１ ＋ｌ： ！Ｉる１１ｖ１の絶縁性膜であり、たとえ
ば＋−）ＳＧ、５ｉＪＮ４、Ａｌ２Ｏ３，ＳｉＣ等のほ
か、Ｓｉ Ｎｘ Ｏｙ 、Ｓｌ ＊ Ｎｙ Ｈｚの分子
構造をｈ″ｔＪる物質（・構成されていることが望まし
い。
また、第二保護膜の膜厚は第一保護膜の膜厚と恒１じか
もしくはそれ以上であることが必要である。
もしくはそれ以上であることが必要である。
そしＣまた、半絶縁性の第一保護膜を被膜した構造にお
い（は漏れ電流が規格値に対して過大となるが、該第二
保護膜形成後に実施されるアニールにＪ、つ（、たとえ
ばトランジスタのごとき半導体素子においては漏れ電流
（コレクタしゃ断電流）ｆ ｃｏｏが非常に（］（下し
、＋ 、、 −ｖ ｍ特性が著しく向トしｃＫ１人ニー
Ｉレクタ・ベース電圧が非常に大きくなり、トランジス
タの耐圧が高められる。
い（は漏れ電流が規格値に対して過大となるが、該第二
保護膜形成後に実施されるアニールにＪ、つ（、たとえ
ばトランジスタのごとき半導体素子においては漏れ電流
（コレクタしゃ断電流）ｆ ｃｏｏが非常に（］（下し
、＋ 、、 −ｖ ｍ特性が著しく向トしｃＫ１人ニー
Ｉレクタ・ベース電圧が非常に大きくなり、トランジス
タの耐圧が高められる。
本発明方法°の好適実施例においては、まず素子形成終
了後、（ガードリング領域やＥＱＰＲ領域などの形成を
含む）に半導体基板上の残されている絶縁膜パターンを
全面剥離した後、誘電率７以上のＭ索含有多結晶Ｓｉ膜
を５ＩＨ４及びＮ２０から成る混合ガスの作用トで常圧
ＣＶ ｌ）法もしくは減Ｋ ＣＶ Ｄ仏を用いて少なく
とも０．５ｚｚｍ以ｌ−の膜厚となるように該半導体基
板の全面に被着させ、ついでＮａ汚染等を阻止すること
が可能なＰＳＧ、Ｓｉ ３ Ｎ４ 、Ａｔ ２０３ 、
Ｓｉ Ｃもしくは３＋ Ｎｘ ＯｙやＳ！ｘＮｙＨｚ等
のごとき分子構造の物質から成る表面保護膜（パッシベ
ーション膜）を前記酸素含有多結晶ｓｒｓの上に積層さ
せた後、８００℃〜１２００°Ｃでアニールを施し、更
に該表面保護膜にフォトエツチング（ＲＦＰ’）で選択
的にコンタクトホールを開口した後、該表面保護膜上に
配線形成を行って素子を完成する。
了後、（ガードリング領域やＥＱＰＲ領域などの形成を
含む）に半導体基板上の残されている絶縁膜パターンを
全面剥離した後、誘電率７以上のＭ索含有多結晶Ｓｉ膜
を５ＩＨ４及びＮ２０から成る混合ガスの作用トで常圧
ＣＶ ｌ）法もしくは減Ｋ ＣＶ Ｄ仏を用いて少なく
とも０．５ｚｚｍ以ｌ−の膜厚となるように該半導体基
板の全面に被着させ、ついでＮａ汚染等を阻止すること
が可能なＰＳＧ、Ｓｉ ３ Ｎ４ 、Ａｔ ２０３ 、
Ｓｉ Ｃもしくは３＋ Ｎｘ ＯｙやＳ！ｘＮｙＨｚ等
のごとき分子構造の物質から成る表面保護膜（パッシベ
ーション膜）を前記酸素含有多結晶ｓｒｓの上に積層さ
せた後、８００℃〜１２００°Ｃでアニールを施し、更
に該表面保護膜にフォトエツチング（ＲＦＰ’）で選択
的にコンタクトホールを開口した後、該表面保護膜上に
配線形成を行って素子を完成する。
［発明の実施例］
第１図は本発明方法によって形成されたカードリング構
造のプレーナ型トランジスタの断面図である。 同図に
おいて、１は半導体基板であり、この崖う・４体拮機１
はＮ型不純物を高濃度にドープした一ルクタ領域２と、
エピタキシャル成長で形成されたＮ型低淵度不純物領域
（基板抵抗率５０〜ｆｉ５Ω−’ａｍ、１層幅ｔｓｏμ
ｍ ＞ ３とを有し、更にＰ型のヘースη１１或４（拡
散深さ３０μｍ）とＮ型のエミック領域５）か形成され
ている。 また、ベースｊａｉｌ戟４は（マ状の一二本
のカードリング領域６で囲まれ、カードリング領１ｇ１
６はＮ型高１１ドープ層から成るＦＥ Ｑ Ｐ Ｒ領域
７て囲まれている。 これらの領域は本発明り法の工程
の前に形成されており、該半えり体Ｊ、を板１の表面す
なわち領域３と］−ミッタ１油域５没びベース領域４並
びにガートリング領域６とＥ Ｑ Ｐ Ｒ領域７の表面
はＳｉ○２１ｔ！Ｊ （図示せＪ“）て゛被覆されＩご
１人ｐ４にある。
造のプレーナ型トランジスタの断面図である。 同図に
おいて、１は半導体基板であり、この崖う・４体拮機１
はＮ型不純物を高濃度にドープした一ルクタ領域２と、
エピタキシャル成長で形成されたＮ型低淵度不純物領域
（基板抵抗率５０〜ｆｉ５Ω−’ａｍ、１層幅ｔｓｏμ
ｍ ＞ ３とを有し、更にＰ型のヘースη１１或４（拡
散深さ３０μｍ）とＮ型のエミック領域５）か形成され
ている。 また、ベースｊａｉｌ戟４は（マ状の一二本
のカードリング領域６で囲まれ、カードリング領１ｇ１
６はＮ型高１１ドープ層から成るＦＥ Ｑ Ｐ Ｒ領域
７て囲まれている。 これらの領域は本発明り法の工程
の前に形成されており、該半えり体Ｊ、を板１の表面す
なわち領域３と］−ミッタ１油域５没びベース領域４並
びにガートリング領域６とＥ Ｑ Ｐ Ｒ領域７の表面
はＳｉ○２１ｔ！Ｊ （図示せＪ“）て゛被覆されＩご
１人ｐ４にある。
本発明す法ではまず、前記５１０２Ｍ！ａをすべて剥輿
１１シた後、誘電率７以上の半絶縁性の第一保護膜８を
少イｆくとも０．′５μｍ以上の厚さに堆積させる１、
この実施例では該第−保護膜として酸素含有の多結晶
Ｓｉｊ！ｉ！を形成させた。
１１シた後、誘電率７以上の半絶縁性の第一保護膜８を
少イｆくとも０．′５μｍ以上の厚さに堆積させる１、
この実施例では該第−保護膜として酸素含有の多結晶
Ｓｉｊ！ｉ！を形成させた。
該多結晶Ｓｉ膜はＳｉＨ４とＮ２０どの混合カスを作用
ガスとして ６００℃へ・９００℃の温度下で常Ｉ″Ｅ
ＣＶＤ法もしくは減圧ＣＶＤ法によって形成させたもの
であり、酸素を２０〜４０ａｔＯ１１％含右し、半絶縁
性で誘電率は７以」−であった。
ガスとして ６００℃へ・９００℃の温度下で常Ｉ″Ｅ
ＣＶＤ法もしくは減圧ＣＶＤ法によって形成させたもの
であり、酸素を２０〜４０ａｔＯ１１％含右し、半絶縁
性で誘電率は７以」−であった。
次に、該第−保護膜８の上にＰＳＧ、
５１３Ｎ４、Δ１２０ｚ、Ｓ＋Ｃ等の物質もしく＋、Ｕ
Ｓｉ Ｎｘ Ｏｙ 、Ｓｉ ｘ Ｎｙト１２等の分子式
をイ１する物質のいずれかで構成された第二二保護膜９
を第一保護膜８と少なくとも同じ厚さにｉｆｆ稍させる
。
Ｓｉ Ｎｘ Ｏｙ 、Ｓｉ ｘ Ｎｙト１２等の分子式
をイ１する物質のいずれかで構成された第二二保護膜９
を第一保護膜８と少なくとも同じ厚さにｉｆｆ稍させる
。
ついで全体を８００℃〜１２００℃でアニールを行った
。 更に該第−及び第二保護膜８．９に電極用間（」を
形成した後、該第二保護膜９の上に電極用金属膜を堆積
し、これをフォトＴツヂングして電極１０，１１．１２
を形成した。・ そして最後に該電極１０〜１２と該第
二保護膜９の上にパッシベーション膜１３を形成しく全
一［稈を終了した。
。 更に該第−及び第二保護膜８．９に電極用間（」を
形成した後、該第二保護膜９の上に電極用金属膜を堆積
し、これをフォトＴツヂングして電極１０，１１．１２
を形成した。・ そして最後に該電極１０〜１２と該第
二保護膜９の上にパッシベーション膜１３を形成しく全
一［稈を終了した。
前記のごとき本発明の方法により、ガードリング３本を
有づる第１図のごときプレーナ型トランジスタを第一保
護膜８と第二保護膜ｄとの膜Ｊ９比を変えてＥ秒類製作
した。 すなわち、ガードリング３本そイ〕するととも
に第一保護膜８と第二保１μ膜９とのＩｆ！Ｊ Ｊｌ；
Ｉ比が１： ｉ、１： ２． ２： １のもの三種であ
る。
有づる第１図のごときプレーナ型トランジスタを第一保
護膜８と第二保護膜ｄとの膜Ｊ９比を変えてＥ秒類製作
した。 すなわち、ガードリング３本そイ〕するととも
に第一保護膜８と第二保１μ膜９とのＩｆ！Ｊ Ｊｌ；
Ｉ比が１： ｉ、１： ２． ２： １のもの三種であ
る。
第２図は本発明プノ法で製作した第１図とほぼ同じ素子
構造のびレーナへ１１トランジスタの上記三種のｌ ＋
ＪＯ’−Ｖ ｔＢｏ特竹特性る。 同図において、曲線
△０（よ第−保護膜８と第二保護膜９どのＩｔ！ｉ！厚
比、が２：１（第一保護ｌＩ９膜厚〉第二保護Ｉｔｓ！
膜厚）のトランジスタの特性であってアニール実施前の
特性を示す。 曲線ｆ３ ｏは第一保護膜８と第二保護
膜９どのＩｆ！Ａ ＪＵＩ比か １：１及び１：２の（
第−保護膜の膜ｊ９≦第Ｙイｉｆｆ 固成の膜厚）トラ
ンジスタの特性てあって７−−ル実施前の特性を示１゜
また曲線△１（よ曲線Δ。のトランジスタをアニール
した後の狛・１」を表し、曲線Ｂ、は曲線Ｂ。で表され
る膜（９比１：１のランシスタをアニールした後の特１
１１であり、曲線Ｂ２・は曲線Ｂ。で人される膜厚比１
：２のトランジスタをアニールした後の特性である。
構造のびレーナへ１１トランジスタの上記三種のｌ ＋
ＪＯ’−Ｖ ｔＢｏ特竹特性る。 同図において、曲線
△０（よ第−保護膜８と第二保護膜９どのＩｔ！ｉ！厚
比、が２：１（第一保護ｌＩ９膜厚〉第二保護Ｉｔｓ！
膜厚）のトランジスタの特性であってアニール実施前の
特性を示す。 曲線ｆ３ ｏは第一保護膜８と第二保護
膜９どのＩｆ！Ａ ＪＵＩ比か １：１及び１：２の（
第−保護膜の膜ｊ９≦第Ｙイｉｆｆ 固成の膜厚）トラ
ンジスタの特性てあって７−−ル実施前の特性を示１゜
また曲線△１（よ曲線Δ。のトランジスタをアニール
した後の狛・１」を表し、曲線Ｂ、は曲線Ｂ。で表され
る膜（９比１：１のランシスタをアニールした後の特１
１１であり、曲線Ｂ２・は曲線Ｂ。で人される膜厚比１
：２のトランジスタをアニールした後の特性である。
第２図から明らかイ家ように、本発明方法でｎＡ）査さ
れた１〜ランジスタ（第一保護膜８と第二保護膜９との
膜ｐ比が１：１及び１：２のものであってアニールを施
したもの）ではＶ ｔＢｏの増加に対し１ｃｏｏ （漏
れ電流）の増加が非常に小ざくなり、逆耐汁が大きくな
ることがわかる。 因みにカードリング３本を石する素
子構造で第一保護膜８と第二保護膜９どの膜〜比が１：
１の前記１〜ランジスタ（アニール実施）の逆耐圧は１
８００ （Ｖ ）であり、漏れ電流［。８６は０．５〜
１．５μΔｒ・あった。
れた１〜ランジスタ（第一保護膜８と第二保護膜９との
膜ｐ比が１：１及び１：２のものであってアニールを施
したもの）ではＶ ｔＢｏの増加に対し１ｃｏｏ （漏
れ電流）の増加が非常に小ざくなり、逆耐汁が大きくな
ることがわかる。 因みにカードリング３本を石する素
子構造で第一保護膜８と第二保護膜９どの膜〜比が１：
１の前記１〜ランジスタ（アニール実施）の逆耐圧は１
８００ （Ｖ ）であり、漏れ電流［。８６は０．５〜
１．５μΔｒ・あった。
［発明の効果］
以上の記載から明らかなように、本発明の方法によれば
、カードリング本数を増加せずに、従来より高耐圧ｃ口
つリーク電流の小さな半導体装置を製造づることができ
る。 １なわち本発明の方法によれば誘電率が７以上で
半絶縁＋！１の第一の保護膜を形成づることにより接合
表面の電界を該第−保護膜に分担させることにより接合
の電界集中を緩和づることができ、一方半絶縁性膜ど絶
縁ｆ（躾との膜厚比を所定のものとし、それをア二一ル
することにＪ、ってリーク電流を極めて小さくすること
ができる。
、カードリング本数を増加せずに、従来より高耐圧ｃ口
つリーク電流の小さな半導体装置を製造づることができ
る。 １なわち本発明の方法によれば誘電率が７以上で
半絶縁＋！１の第一の保護膜を形成づることにより接合
表面の電界を該第−保護膜に分担させることにより接合
の電界集中を緩和づることができ、一方半絶縁性膜ど絶
縁ｆ（躾との膜厚比を所定のものとし、それをア二一ル
することにＪ、ってリーク電流を極めて小さくすること
ができる。
ぞの結果、本発明方法によれば、小型で高耐圧のプレー
犬型生η体装置をＩＪ造ココスト大幅な上昇をもたらり
ことなく歩留りよく製造することができる。
犬型生η体装置をＩＪ造ココスト大幅な上昇をもたらり
ことなく歩留りよく製造することができる。
第１図、【、１本発明の方法で製造されたブレーナ型￥
導体装冒の断面図、第２図は本発明方法で製造されたブ
レープ型トランジスタの特性を示す図である。 １・・・半轡体雄機、 ２・・・］レクタ領域、 ３・
・・Ｎ望低淵曵不純物領域、 ４・・・ベース領域、
５・・・：［ミッタ領域、 ６・・・ガードリング領域
、 ７・・・ＥＱＰＲ領域、 ８・・・第一保護膜、
９・・・第二保護膜、 １０・〜１２・・・電極、 １
３・・・パツシベーシヨン膜。 第１図 一＋ｖｃｓｏ（ｖ）
導体装冒の断面図、第２図は本発明方法で製造されたブ
レープ型トランジスタの特性を示す図である。 １・・・半轡体雄機、 ２・・・］レクタ領域、 ３・
・・Ｎ望低淵曵不純物領域、 ４・・・ベース領域、
５・・・：［ミッタ領域、 ６・・・ガードリング領域
、 ７・・・ＥＱＰＲ領域、 ８・・・第一保護膜、
９・・・第二保護膜、 １０・〜１２・・・電極、 １
３・・・パツシベーシヨン膜。 第１図 一＋ｖｃｓｏ（ｖ）
Claims (1)
- １ 少なくとも一つのＰＮ接合を有する半導体基板の表
面に誘電率７以上の半絶縁性の箱−保ｉｌ ＩＩ！を所
定厚さに被着させる工程と、該第−保Ｆｔ ｌ’Ｊの十
にＮａイオン等の汚染を明止する絶縁ｆ（［の第二保護
膜を少なくとも該第−保護膜の膜厚と等しい１ｑざに被
着さＶる工程と、該第二１１ジの形成後に該半導体基板
を８００℃〜１２００°Ｃで７二−ルする工程とを含む
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15021983A JPS6042859A (ja) | 1983-08-19 | 1983-08-19 | 高耐圧半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15021983A JPS6042859A (ja) | 1983-08-19 | 1983-08-19 | 高耐圧半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6042859A true JPS6042859A (ja) | 1985-03-07 |
Family
ID=15492135
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15021983A Pending JPS6042859A (ja) | 1983-08-19 | 1983-08-19 | 高耐圧半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6042859A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63141369A (ja) * | 1986-12-03 | 1988-06-13 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| US4843037A (en) * | 1987-08-21 | 1989-06-27 | Bell Communications Research, Inc. | Passivation of indium gallium arsenide surfaces |
| US6104060A (en) * | 1996-02-20 | 2000-08-15 | Megamos Corporation | Cost savings for manufacturing planar MOSFET devices achieved by implementing an improved device structure and fabrication process eliminating passivation layer and/or field plate |
| US20100062599A1 (en) * | 2008-09-05 | 2010-03-11 | Mitsubishi Electric Corporation | Method for manufacturing semiconductor device |
| JP2015050386A (ja) * | 2013-09-03 | 2015-03-16 | 株式会社デンソー | 半導体装置 |
| JP2018029178A (ja) * | 2016-08-15 | 2018-02-22 | アーベーベー・シュバイツ・アーゲー | パワー半導体デバイスおよびこのようなパワー半導体デバイスの製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5149686A (ja) * | 1974-10-26 | 1976-04-30 | Sony Corp |
-
1983
- 1983-08-19 JP JP15021983A patent/JPS6042859A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5149686A (ja) * | 1974-10-26 | 1976-04-30 | Sony Corp |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS63141369A (ja) * | 1986-12-03 | 1988-06-13 | Fujitsu Ltd | 半導体装置及びその製造方法 |
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| US8377832B2 (en) * | 2008-09-05 | 2013-02-19 | Mitsubishi Electric Corporation | Method for manufacturing semiconductor device |
| JP2015050386A (ja) * | 2013-09-03 | 2015-03-16 | 株式会社デンソー | 半導体装置 |
| JP2018029178A (ja) * | 2016-08-15 | 2018-02-22 | アーベーベー・シュバイツ・アーゲー | パワー半導体デバイスおよびこのようなパワー半導体デバイスの製造方法 |
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