JPH02142184A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH02142184A JPH02142184A JP29524188A JP29524188A JPH02142184A JP H02142184 A JPH02142184 A JP H02142184A JP 29524188 A JP29524188 A JP 29524188A JP 29524188 A JP29524188 A JP 29524188A JP H02142184 A JPH02142184 A JP H02142184A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(産業上の利用分野)
この発明は、チップリーイズが小さく、安定した逆電圧
阻止特性を有する半導体装置及びその製造方法に関する
。
阻止特性を有する半導体装置及びその製造方法に関する
。
第2図はプレーナー型半導体装置の一種である従来のダ
イオードを示り゛断面図である。N”73板1上にはN
エピタキシャル層2が形成されている。N 丁ビタ
ギシ1ノル層2 tには[)型不純物領域たるアノード
領域3及びN型不純物領域たる環状のフィールトリミツ
ディングリング4が形成されている。フィールドリミッ
ティングリング4は、空乏層が伸び過ぎてN エピタキ
シャル層2の側面(通常の場合ダイシング而)に達する
のを防止する。7ノード領域3−Lにはアノード電極6
が形成され、N+基板1の下面にはカソード電極7が形
成されている。アノード領ba3とフィールドリミッテ
ィングリング4との間のN エピタキシャル層2上には
二酸化シリコンより成る接合保護膜8が形成されている
。フィールトリミツディングリング4上には電極9が形
成されている。
イオードを示り゛断面図である。N”73板1上にはN
エピタキシャル層2が形成されている。N 丁ビタ
ギシ1ノル層2 tには[)型不純物領域たるアノード
領域3及びN型不純物領域たる環状のフィールトリミツ
ディングリング4が形成されている。フィールドリミッ
ティングリング4は、空乏層が伸び過ぎてN エピタキ
シャル層2の側面(通常の場合ダイシング而)に達する
のを防止する。7ノード領域3−Lにはアノード電極6
が形成され、N+基板1の下面にはカソード電極7が形
成されている。アノード領ba3とフィールドリミッテ
ィングリング4との間のN エピタキシャル層2上には
二酸化シリコンより成る接合保護膜8が形成されている
。フィールトリミツディングリング4上には電極9が形
成されている。
−F記のような構成を有するダイオードのアノード電8
A6とカソード電8A7との間に逆電圧を印加すると、
アノード領域3とN エピタキシャル層2により規定さ
れるP N接合部より空乏層10が広がる。そして、ア
ノード電極6とカソード電極7どの間に与えられる電圧
の差が所定値以上になると降伏が生じる。上記動作にお
いて、良好な逆電圧阻止特性を得るのに障害となる問題
がある。
A6とカソード電8A7との間に逆電圧を印加すると、
アノード領域3とN エピタキシャル層2により規定さ
れるP N接合部より空乏層10が広がる。そして、ア
ノード電極6とカソード電極7どの間に与えられる電圧
の差が所定値以上になると降伏が生じる。上記動作にお
いて、良好な逆電圧阻止特性を得るのに障害となる問題
がある。
それは、空乏層10の所面形状の曲率半径の問題である
。Jなわち、第2図に示ずa部ぐの空乏層10の曲率半
径は空乏層10の他の部分ぐの曲率半径より小さくなる
。その結果、a部付近の電位傾斜が大きくなり電界集中
が生じ良好な逆電圧阻止特性が得れない。a部での曲率
半径を大ぎくするためのm造としては特開昭61−84
.830号公報に示された構造がある。第3図は]1記
公報に示された構造を有づるダイオードの断面図である
。
。Jなわち、第2図に示ずa部ぐの空乏層10の曲率半
径は空乏層10の他の部分ぐの曲率半径より小さくなる
。その結果、a部付近の電位傾斜が大きくなり電界集中
が生じ良好な逆電圧阻止特性が得れない。a部での曲率
半径を大ぎくするためのm造としては特開昭61−84
.830号公報に示された構造がある。第3図は]1記
公報に示された構造を有づるダイオードの断面図である
。
このダイオードの構造では、アノード領域3にJ3いて
外周方向へに近づくほどP型不純物m Inを低くし、
かつP型不純物の拡散の深さを浅くしている。その他の
構成は、第2図に示したダイオードと同様である。この
ように構成することによりa部での空乏層10の曲率半
径は空乏層10の他の部分のそれと比し小さくなること
1よない。そのため、a部に電界集中は起きず良好な逆
電1■−阻止特性が得られる。さらに、アノード領域3
のl)型不純物濃度が低い領域には空乏層10が伸びる
ので、このことからも空乏層10の曲率半径が大きクイ
【す、良好な逆電圧阻止特性が得られる。
外周方向へに近づくほどP型不純物m Inを低くし、
かつP型不純物の拡散の深さを浅くしている。その他の
構成は、第2図に示したダイオードと同様である。この
ように構成することによりa部での空乏層10の曲率半
径は空乏層10の他の部分のそれと比し小さくなること
1よない。そのため、a部に電界集中は起きず良好な逆
電1■−阻止特性が得られる。さらに、アノード領域3
のl)型不純物濃度が低い領域には空乏層10が伸びる
ので、このことからも空乏層10の曲率半径が大きクイ
【す、良好な逆電圧阻止特性が得られる。
第4図は第3図に示したダイオードの製造J程を説明す
るための図であり、このうち第4図(a)は7ノ一ド領
域3形成時に用いるシリ:lン酸化膜より成るガラスマ
スク12の一部平面図、第4図(b)はガラスマスク1
2を用いてアノード領域3を形成しているときのx−X
線での断面図て゛ある。
るための図であり、このうち第4図(a)は7ノ一ド領
域3形成時に用いるシリ:lン酸化膜より成るガラスマ
スク12の一部平面図、第4図(b)はガラスマスク1
2を用いてアノード領域3を形成しているときのx−X
線での断面図て゛ある。
ガラスマスク12を用いたダイオードのIIJ造工程の
概略を説明する。N1基板1上にN エピタキシャル層
2を成長させる。次に、第4図(a)に示したガラスマ
スク12を用い、その間口部13を介しN エピタキシ
ャル層2上に1〕型不純物を導入し、その後熱処理する
ことによりアノード領域3を形成する。このとき、外周
方向Aに近づくほど開口部13の開口面積が小さくなり
、あるいは外周方向Aに近づくにつれ開口部13の間隔
が徐々に広くなるガラスマスク12を用いることによっ
て、外周方向Aに近づくほど1〕型不純物a度を低くし
、かつP型不純物の拡散の深さを浅く形成するようにす
る。このようなアノード領域3の形成状態を第4図(b
)に示す。次に、保護接合膜8を形成し、その模アノー
ド電極6.カソード電極7.電極9を形成する。このよ
うにして、外周方向Aに近づくほどP型不純物濃度が低
く、かつP型不純物の拡散の深さを浅くし、曲率半径の
大きいアノード領域3を形成する。
概略を説明する。N1基板1上にN エピタキシャル層
2を成長させる。次に、第4図(a)に示したガラスマ
スク12を用い、その間口部13を介しN エピタキシ
ャル層2上に1〕型不純物を導入し、その後熱処理する
ことによりアノード領域3を形成する。このとき、外周
方向Aに近づくほど開口部13の開口面積が小さくなり
、あるいは外周方向Aに近づくにつれ開口部13の間隔
が徐々に広くなるガラスマスク12を用いることによっ
て、外周方向Aに近づくほど1〕型不純物a度を低くし
、かつP型不純物の拡散の深さを浅く形成するようにす
る。このようなアノード領域3の形成状態を第4図(b
)に示す。次に、保護接合膜8を形成し、その模アノー
ド電極6.カソード電極7.電極9を形成する。このよ
うにして、外周方向Aに近づくほどP型不純物濃度が低
く、かつP型不純物の拡散の深さを浅くし、曲率半径の
大きいアノード領域3を形成する。
また、a部での曲率半径を大きくし、電界集中を防止す
る他の方法としては、デイプレッションリングを設ける
ことが従来より知られている。すなわら、第5図に示す
ように、アノード領域3とフィールドリミッティングリ
ング4との間にP≧11!不純物領域である環状のデイ
プレッションリング11を設けるものである。デイプレ
ッジコンリング11を設番ブることにより空乏層10が
第5図に示すように広がり、a部での曲率半径を大きく
するものである。
る他の方法としては、デイプレッションリングを設ける
ことが従来より知られている。すなわら、第5図に示す
ように、アノード領域3とフィールドリミッティングリ
ング4との間にP≧11!不純物領域である環状のデイ
プレッションリング11を設けるものである。デイプレ
ッジコンリング11を設番ブることにより空乏層10が
第5図に示すように広がり、a部での曲率半径を大きく
するものである。
ところで、N 1ビシキシ1rル層2とアノード領域3
により規定されるP N接合は接合保′:!!膜8によ
り外部からの直接の汚染から守られているが、空乏層1
0の形状は、接合保護膜8土の電荷、接合保r!!膜8
中の電荷より影響を受り、表面近くの空乏層10の幅が
内部での空乏層10の幅より狭くなる。そのため、降伏
電圧は表面の空乏層10の幅により決定されてしまい、
所望の逆電圧阻止特性が得られない。この問題を解決す
るにも上述したデイプレッションリング11が用いられ
る。
により規定されるP N接合は接合保′:!!膜8によ
り外部からの直接の汚染から守られているが、空乏層1
0の形状は、接合保護膜8土の電荷、接合保r!!膜8
中の電荷より影響を受り、表面近くの空乏層10の幅が
内部での空乏層10の幅より狭くなる。そのため、降伏
電圧は表面の空乏層10の幅により決定されてしまい、
所望の逆電圧阻止特性が得られない。この問題を解決す
るにも上述したデイプレッションリング11が用いられ
る。
デイプレッションリング11を用いた構成は、前述した
第5図のとおりである。デイプレッションリング11を
新たに設けることにより、表面付近での空乏層10の幅
を十分に確保味することができ、降伏電圧は従来のよう
に表面付近の空乏層10の幅により決定されることがな
く、所望の逆電圧阻止特性が得られる。また、表面付近
の空乏層10の幅が内部の幅より狭くならないので、最
大電界強度はデイプレッジ」ンリング11を設けない場
合に比し小さくなる。そのため、空乏層10が接合保護
膜8上あるいは接合保1111!J8中の電荷からうり
る影響が小さくなり、安定した降伏電圧が得られる。第
5図において、(b)は(a)のYYに沿っての電界強
度の度合を示す。
第5図のとおりである。デイプレッションリング11を
新たに設けることにより、表面付近での空乏層10の幅
を十分に確保味することができ、降伏電圧は従来のよう
に表面付近の空乏層10の幅により決定されることがな
く、所望の逆電圧阻止特性が得られる。また、表面付近
の空乏層10の幅が内部の幅より狭くならないので、最
大電界強度はデイプレッジ」ンリング11を設けない場
合に比し小さくなる。そのため、空乏層10が接合保護
膜8上あるいは接合保1111!J8中の電荷からうり
る影響が小さくなり、安定した降伏電圧が得られる。第
5図において、(b)は(a)のYYに沿っての電界強
度の度合を示す。
従来、空乏層の曲率半径を人きくしたり、接合保護膜8
上の電荷及び接合保護膜8中の電荷から空乏層10が影
響を受けないようにするために、上記のような方法が取
られていた。
上の電荷及び接合保護膜8中の電荷から空乏層10が影
響を受けないようにするために、上記のような方法が取
られていた。
しかし、7ノード領域3のa部の曲率半径を大きくする
場合、1ケ所でもP型不純物の拡散の深さが浅くなりす
ぎたり、深くなりすぎたりすると、その部分での空乏層
10の曲率半径が小さくなる。
場合、1ケ所でもP型不純物の拡散の深さが浅くなりす
ぎたり、深くなりすぎたりすると、その部分での空乏層
10の曲率半径が小さくなる。
その結果、アノード電極6とカソード電極7の間に逆電
圧を印加すると前記曲率半径が小さくなった部分で電界
集中が生じ、所望の逆電圧阻止特性が得られないという
問題点が生じ、これを防止するために精緻な写貞製版技
術が必要であるという問題点があった。
圧を印加すると前記曲率半径が小さくなった部分で電界
集中が生じ、所望の逆電圧阻止特性が得られないという
問題点が生じ、これを防止するために精緻な写貞製版技
術が必要であるという問題点があった。
また、上記のようにデイプレッションリング11を設け
、空乏層10の幅を適正に保つようにしているわけであ
るが、より安定した逆電圧N1止特性を得るため以下の
ような構造にすることが提案されている。すなわち、デ
イプレッションリング11を浅く形成することである。
、空乏層10の幅を適正に保つようにしているわけであ
るが、より安定した逆電圧N1止特性を得るため以下の
ような構造にすることが提案されている。すなわち、デ
イプレッションリング11を浅く形成することである。
こうすることにより、ざらに空乏110の曲率半径を大
ぎくし、より安定した逆電圧阻止特性が得られる。しか
し、一般にアノード領域3を構成するP型不純物領域と
、デイプレッションリング11を構成する)〕型不純物
領域は同時に形成される。そのため、上記ような構成に
するためには、P型不純物を複数回に分りで行い、別々
に7ノ〜ド領域3とデイプレッションリング11を形成
する必要がある。この場合、工程数が増加し、製造コス
トが上昇するという問題点があった。
ぎくし、より安定した逆電圧阻止特性が得られる。しか
し、一般にアノード領域3を構成するP型不純物領域と
、デイプレッションリング11を構成する)〕型不純物
領域は同時に形成される。そのため、上記ような構成に
するためには、P型不純物を複数回に分りで行い、別々
に7ノ〜ド領域3とデイプレッションリング11を形成
する必要がある。この場合、工程数が増加し、製造コス
トが上昇するという問題点があった。
また、デイプレッションリング11をIGプる領域は、
ダイオード本来の機能を発揮するのに必要な領[(以下
能動領域という)に十分な面積を確保するために、でき
るだけ小さいほうが望ましい。
ダイオード本来の機能を発揮するのに必要な領[(以下
能動領域という)に十分な面積を確保するために、でき
るだけ小さいほうが望ましい。
能動領域の面積はダイオードの取扱う電圧・電流でほぼ
決定されてしまい、能動領域の面積を小さくするのは困
難である。そのため、チップサイズの縮小、ひいて覧よ
製品コストの軽減を測るのに最も簡単な方法がデイプレ
ッションリング11の領域を小ざくすることになる。し
かし、上記の要望は、逆電圧阻止特性の安定化という面
から見ると相反J−る要望であり、上記要望を取り入れ
ると逆電圧阻止特性が不安定になるという問題点があっ
た。
決定されてしまい、能動領域の面積を小さくするのは困
難である。そのため、チップサイズの縮小、ひいて覧よ
製品コストの軽減を測るのに最も簡単な方法がデイプレ
ッションリング11の領域を小ざくすることになる。し
かし、上記の要望は、逆電圧阻止特性の安定化という面
から見ると相反J−る要望であり、上記要望を取り入れ
ると逆電圧阻止特性が不安定になるという問題点があっ
た。
この発明は上記のような問題点を解決するためになされ
たbので、より安定した逆電圧阻止特性を有し、かつチ
ップ4ノイズの小ざい半導体装置を得ること、及び、よ
り簡単な方法で前記半導体装置を製造することができる
製造方法を得ることを目的とする。
たbので、より安定した逆電圧阻止特性を有し、かつチ
ップ4ノイズの小ざい半導体装置を得ること、及び、よ
り簡単な方法で前記半導体装置を製造することができる
製造方法を得ることを目的とする。
この発明に係る半導体装置は、第1導電型の基板と、基
板の一生面上に形成さた第2導電型の第1の不純物領域
と、第1の不純物領域を取り囲むように前記基板の一主
面[に形成され、不純物濃度が第1の不純物ft4bi
、より低い第2導′市型の第2の不純物領域とを備えで
いる。
板の一生面上に形成さた第2導電型の第1の不純物領域
と、第1の不純物領域を取り囲むように前記基板の一主
面[に形成され、不純物濃度が第1の不純物ft4bi
、より低い第2導′市型の第2の不純物領域とを備えで
いる。
この発明に係る半導体装置の製造方法は、不純物を導入
すべき領域に開口部に加えて非開口部を設けることによ
り不純物導入ffiを調整することができるマスクを用
い、前記基板の第1及び第2の領域に前記第1の領域J
、りも前記第2の領域の方が不純物導入量が少なくなる
ように、前記基板に第2導電型の不純物を導入する1稈
と、不純物が導入された基板を熱処理することにより、
第1の領域において第2導電型の第1の不純物領域を形
成するとともに、これと同時に第2の領域にJ3いて不
純物濃度が第1の不純物領域の濃度より低く、第1の不
純物領域を取り囲む第2導電型の第2の不純物領域とを
形成する工程とを備えている。
すべき領域に開口部に加えて非開口部を設けることによ
り不純物導入ffiを調整することができるマスクを用
い、前記基板の第1及び第2の領域に前記第1の領域J
、りも前記第2の領域の方が不純物導入量が少なくなる
ように、前記基板に第2導電型の不純物を導入する1稈
と、不純物が導入された基板を熱処理することにより、
第1の領域において第2導電型の第1の不純物領域を形
成するとともに、これと同時に第2の領域にJ3いて不
純物濃度が第1の不純物領域の濃度より低く、第1の不
純物領域を取り囲む第2導電型の第2の不純物領域とを
形成する工程とを備えている。
(作用)
この発明に係る半導体装置では、基板と第1の領域間に
逆電圧をかけることにより生じる空乏層は、不純物濃度
の低い領域、つまり第2の不純物領域内まで伸び、最大
電界強度は小さくなる。そのため、従来ど同一の最大電
界強度を得たい場合、第2の不純物領域のサイズを小ざ
くできる。
逆電圧をかけることにより生じる空乏層は、不純物濃度
の低い領域、つまり第2の不純物領域内まで伸び、最大
電界強度は小さくなる。そのため、従来ど同一の最大電
界強度を得たい場合、第2の不純物領域のサイズを小ざ
くできる。
不純物を導入すべき領域に開口部に加えて非開口部を設
けることにより不純物導入量を調整することができるマ
スクを用い、基板の第1及び第2の領域に第1の領域よ
りも第2の領域の方が不純物領域内が少なくなるように
、基板に第2導電型の不純物を導入する。その後、上記
のようにして不純物が導入された基板に熱処理を施し、
第1の領域において第2導電型の第1の不純物領域を形
成するとともに、これと同時に第2の領域において不純
物濃αが第1の不純物領域の濃度より低く、第1の不純
物領域をJ17り囲むW12導雷型の第2不純物領域を
形成する。
けることにより不純物導入量を調整することができるマ
スクを用い、基板の第1及び第2の領域に第1の領域よ
りも第2の領域の方が不純物領域内が少なくなるように
、基板に第2導電型の不純物を導入する。その後、上記
のようにして不純物が導入された基板に熱処理を施し、
第1の領域において第2導電型の第1の不純物領域を形
成するとともに、これと同時に第2の領域において不純
物濃αが第1の不純物領域の濃度より低く、第1の不純
物領域をJ17り囲むW12導雷型の第2不純物領域を
形成する。
(実施例)
第1図はこの発明の一実施例を示す図であり、このうち
(a)は半導体装置の断面を示し、(b)は(a)のY
−Yでの電界強度の度合を示す。第1図(a)において
、第5図に示した従来のダイオードとの相違点は、アノ
ード領域3を外周方向Aに近づり14どP型不純物の濃
度を低くし、かつP型不純物の拡散の深さを徐々に浅く
したこと及びデイプレッションリング11の(〕型不純
物の濃度を低くしたことである。その他の構成は従来の
ダイオードと同様である。
(a)は半導体装置の断面を示し、(b)は(a)のY
−Yでの電界強度の度合を示す。第1図(a)において
、第5図に示した従来のダイオードとの相違点は、アノ
ード領域3を外周方向Aに近づり14どP型不純物の濃
度を低くし、かつP型不純物の拡散の深さを徐々に浅く
したこと及びデイプレッションリング11の(〕型不純
物の濃度を低くしたことである。その他の構成は従来の
ダイオードと同様である。
このようなダイA゛−ドのカソード電極6とアノード電
極7に逆電圧を印加したと16゜fイブレッションリン
グ11の]〕型型不純物度を低くし、かつ、アノード領
域3の外周方向Aの1〕型不純物#度を低くしているの
で、空乏層10は第1図に示すようにデイプレッション
リング11内及び7ノード領域3内にまで大きく延びる
。そのため、従来と同じ設計サイズのデイプレッション
リング11を持っていても最大電界強度は従来に比し小
さくなり、従来と同程度の最大電界強度を得ようとする
場合は、従来に比しデイプレッションリング11の設計
寸法を小さくすることができる。その結果、チップサイ
ズは小さくなり、製品コストの軽減が図れる。
極7に逆電圧を印加したと16゜fイブレッションリン
グ11の]〕型型不純物度を低くし、かつ、アノード領
域3の外周方向Aの1〕型不純物#度を低くしているの
で、空乏層10は第1図に示すようにデイプレッション
リング11内及び7ノード領域3内にまで大きく延びる
。そのため、従来と同じ設計サイズのデイプレッション
リング11を持っていても最大電界強度は従来に比し小
さくなり、従来と同程度の最大電界強度を得ようとする
場合は、従来に比しデイプレッションリング11の設計
寸法を小さくすることができる。その結果、チップサイ
ズは小さくなり、製品コストの軽減が図れる。
また、アノード領域3において、外周方向へに近づくに
つれて徐々にP型不純物の拡散の深さを浅くし、曲率半
径を大きくなるようにしている。
つれて徐々にP型不純物の拡散の深さを浅くし、曲率半
径を大きくなるようにしている。
従って、従来のように(第2図参照)a部分において、
空乏層10の幅が著しく狭くなることがなく、より平面
接合に近くなる。そのため、a部分での電界集中を防止
でき、より安定な逆電圧阻止特性を得ることができる。
空乏層10の幅が著しく狭くなることがなく、より平面
接合に近くなる。そのため、a部分での電界集中を防止
でき、より安定な逆電圧阻止特性を得ることができる。
次に、上記のようなダイオードの製造方法について説明
する。N″基板1上にN−エピタキシ1ル層2を形成づ
る。次に、ガラスマスクパターンを用いF)型不純物を
N エピタキシ11ル層2.トに付着させる。このとぎ
、P型の不純物濃度を薄くしたい領域(アノード類14
3の外周方向への領域。
する。N″基板1上にN−エピタキシ1ル層2を形成づ
る。次に、ガラスマスクパターンを用いF)型不純物を
N エピタキシ11ル層2.トに付着させる。このとぎ
、P型の不純物濃度を薄くしたい領域(アノード類14
3の外周方向への領域。
デプレツヨンリング11となる領域)が細やかなパター
ン(ストライブ状、短冊状、メツシュ状等ンに分割され
たガラスマスクパターンを用いる(第4図(a)参照)
。このようなガラスマスクパターンを用い一度に、P型
不純物をN エピタキシ11ル層2上に付着させる。す
ると、単位面積あたりのP型不純物の付着量に差が生じ
る。その後、長時間のドライブ拡散により、上記パター
ンに従って分割して付着されたP型不純物を一体化する
ことにより、アノード領域3及びデイプレッションリン
グ11を形成する。このようにして形成されたアノード
領域3は、外周方向Aに近づくほどP型の不純物のII
I Iffが低く、かつ、イの拡散の深さが浅くなる。
ン(ストライブ状、短冊状、メツシュ状等ンに分割され
たガラスマスクパターンを用いる(第4図(a)参照)
。このようなガラスマスクパターンを用い一度に、P型
不純物をN エピタキシ11ル層2上に付着させる。す
ると、単位面積あたりのP型不純物の付着量に差が生じ
る。その後、長時間のドライブ拡散により、上記パター
ンに従って分割して付着されたP型不純物を一体化する
ことにより、アノード領域3及びデイプレッションリン
グ11を形成する。このようにして形成されたアノード
領域3は、外周方向Aに近づくほどP型の不純物のII
I Iffが低く、かつ、イの拡散の深さが浅くなる。
また、デイプレッションリング11のP型不純物の′m
度は、従来より低くなる。その後、従来と同様、アノー
ド電橿6.カソード電極7、接合保:f!膜8.電極9
を形成する。上記のような方法によると、−回の拡散工
程により異なる濃度と異なる拡散深さを有するアノード
領域3とデイプレッジ」ンリング11が形成でき、作業
コ]程増加によるコスト上昇はない。また、従来のよう
に1カ所でもP型不純物の拡散の深さが浅くなったり深
くなったりすることによりアノード領域3の曲率半径が
小さくなっても、デイプレッションリング11があるの
で、従来はど電界集中は生じず、逆電圧阻止特性が従来
はど悪化しない。また、デイプレッションリング11の
部分において、上記のような現象が生じ、デイプレッシ
ョンリング11の曲率半径が小さくなっても、デイプレ
ッションリング11はフローティング状態にあるので、
逆電圧阻止特性には影響しない。従って、従来はど精緻
な写真製版技術は必要ない。
度は、従来より低くなる。その後、従来と同様、アノー
ド電橿6.カソード電極7、接合保:f!膜8.電極9
を形成する。上記のような方法によると、−回の拡散工
程により異なる濃度と異なる拡散深さを有するアノード
領域3とデイプレッジ」ンリング11が形成でき、作業
コ]程増加によるコスト上昇はない。また、従来のよう
に1カ所でもP型不純物の拡散の深さが浅くなったり深
くなったりすることによりアノード領域3の曲率半径が
小さくなっても、デイプレッションリング11があるの
で、従来はど電界集中は生じず、逆電圧阻止特性が従来
はど悪化しない。また、デイプレッションリング11の
部分において、上記のような現象が生じ、デイプレッシ
ョンリング11の曲率半径が小さくなっても、デイプレ
ッションリング11はフローティング状態にあるので、
逆電圧阻止特性には影響しない。従って、従来はど精緻
な写真製版技術は必要ない。
なお、上記実施例ではダイオードについて説明したが、
トランジスタ、ゲートターンオフサイリスタ等のブレー
ナ型の電力用半導体素子にもこの発明は適用でき、上記
実施例と同様の効果が得られる。また、上記実施例にお
いて、P型とN型を逆にしてもよい。
トランジスタ、ゲートターンオフサイリスタ等のブレー
ナ型の電力用半導体素子にもこの発明は適用でき、上記
実施例と同様の効果が得られる。また、上記実施例にお
いて、P型とN型を逆にしてもよい。
以上のように、請求項1記載の半導体装置によれば、第
1の不純物領域を取り囲むように基板の−・主面上に形
成され、不純物濃度が第1の不純物fn域より低い第2
導電型の第2の不純物領域を備えているので、基板と第
1の不純物領域に逆電圧を印加すると、基板と第1の不
純物領域とにより規定されるPN接合部より生じる空乏
層は、第2の不純物領域内まで伸び、最大電界強度が小
さくなる。そのため、最大電界強度を従来と1111じ
に保ちながら、第2の不純物領域のサイズを従来より小
さくひきる。その結果、チツプリイズが小さくなり、製
品コストを軽減することができるという効果がある。ま
た、第1の不純物領域を取り囲むように第2の不純物領
域を設けているので、空乏層の曲率半径が著1ノく小さ
くなることがないとともに、表面からの影響にJ:り空
乏層の幅がせまくなることを防止することができ、安定
した逆電圧阻止特性が栂られる、。
1の不純物領域を取り囲むように基板の−・主面上に形
成され、不純物濃度が第1の不純物fn域より低い第2
導電型の第2の不純物領域を備えているので、基板と第
1の不純物領域に逆電圧を印加すると、基板と第1の不
純物領域とにより規定されるPN接合部より生じる空乏
層は、第2の不純物領域内まで伸び、最大電界強度が小
さくなる。そのため、最大電界強度を従来と1111じ
に保ちながら、第2の不純物領域のサイズを従来より小
さくひきる。その結果、チツプリイズが小さくなり、製
品コストを軽減することができるという効果がある。ま
た、第1の不純物領域を取り囲むように第2の不純物領
域を設けているので、空乏層の曲率半径が著1ノく小さ
くなることがないとともに、表面からの影響にJ:り空
乏層の幅がせまくなることを防止することができ、安定
した逆電圧阻止特性が栂られる、。
請求項2記載の半導体装置の製造方法によれば、第1導
電型の基板を準備づる■稈と、不純物を導入ずべき領域
に間口部に加えて非間口部を設けることにより不純物導
入量が調整されるマスクを用い、前記基板の第1及び第
2の領域に前記第1の領域よりも前記第2の領域の方が
不純物導入量が少なくなるように、前記基板に第2導電
型の不純物を導入する工程と、不純物が導入された前記
基板を熱処理することにより、前記第1の領域において
第2導電型の第1の不純物領域を形成するとともに、こ
れと同時に前記第2の領域において不純物濃度が前記第
1の不純物領域の濃度J:り低く、前記第1の不純物領
域を取り囲む第2導電型の第2の不純物領域を形成する
工程とを備えているので、第1の不純物領域及び第2の
不純物領域を同一工程により同時に形成でき、製造コス
トが上昇しないという効果がある。
電型の基板を準備づる■稈と、不純物を導入ずべき領域
に間口部に加えて非間口部を設けることにより不純物導
入量が調整されるマスクを用い、前記基板の第1及び第
2の領域に前記第1の領域よりも前記第2の領域の方が
不純物導入量が少なくなるように、前記基板に第2導電
型の不純物を導入する工程と、不純物が導入された前記
基板を熱処理することにより、前記第1の領域において
第2導電型の第1の不純物領域を形成するとともに、こ
れと同時に前記第2の領域において不純物濃度が前記第
1の不純物領域の濃度J:り低く、前記第1の不純物領
域を取り囲む第2導電型の第2の不純物領域を形成する
工程とを備えているので、第1の不純物領域及び第2の
不純物領域を同一工程により同時に形成でき、製造コス
トが上昇しないという効果がある。
第1図はこの発明の一実施例を示す図、第2図は従来の
ダイオードを示t 1fJi而図、第3図ないし第5図
は第2図に示したダイオードの改良ダイオードの問題点
を説明するための図である。 図において、2はN エピタVシャル層、3はアノード
領域、11はデイプレッジ」ンリングである。 なお、各図中同一符号は同一または相当部分を示す。
ダイオードを示t 1fJi而図、第3図ないし第5図
は第2図に示したダイオードの改良ダイオードの問題点
を説明するための図である。 図において、2はN エピタVシャル層、3はアノード
領域、11はデイプレッジ」ンリングである。 なお、各図中同一符号は同一または相当部分を示す。
Claims (2)
- (1)第1導電型の基板と、 前記基板の一主面上に形成された第2導電型の第1の不
純物領域と、 前記第1の不純物領域を取り囲むように前記基板の一主
面上に形成され、不純物濃度が前記第1の不純物領域よ
り低い第2導電型の第2の不純物領域とを備えた半導体
装置。 - (2)第1導電型の基板を準備する工程と、不純物を導
入すべき領域に開口部に加えて非開口部を設けることに
より不純物導入量を調整することができるマスクを用い
、前記基板の第1及び第2の領域に前記第1の領域より
も前記第2の領域の方が不純物導入量が少なくなるよう
に、前記l板に第2導電型の不純物を導入する工程と、
不純物が導入された前記基板を熱処理することにより、
前記第1の領域において第2導電型の第1の不純物領域
を形成するとともに、これと同時に前記第2の領域にお
いて不純物濃度が前記第1の不純物領域の濃度より低く
、前記第1の不純物領域を取り囲む第2導電型の第2の
不純物領域を形成する工程とを含む半導体装置の製造方
法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP29524188A JPH07105485B2 (ja) | 1988-11-22 | 1988-11-22 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP29524188A JPH07105485B2 (ja) | 1988-11-22 | 1988-11-22 | 半導体装置及びその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH02142184A true JPH02142184A (ja) | 1990-05-31 |
JPH07105485B2 JPH07105485B2 (ja) | 1995-11-13 |
Family
ID=17818043
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP29524188A Expired - Lifetime JPH07105485B2 (ja) | 1988-11-22 | 1988-11-22 | 半導体装置及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH07105485B2 (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0661753A1 (en) * | 1994-01-04 | 1995-07-05 | Motorola, Inc. | Semiconductor structure with field limiting ring and method for making |
WO1999023703A1 (de) * | 1997-11-03 | 1999-05-14 | Infineon Technologies Ag | Hochspannungsfeste randstruktur für halbleiterbauelemente |
JP2004281949A (ja) * | 2003-03-19 | 2004-10-07 | Nippon Inter Electronics Corp | 半導体装置及びその製造方法 |
JP2005515640A (ja) * | 2002-01-15 | 2005-05-26 | ローベルト ボツシユ ゲゼルシヤフト ミツト ベシユレンクテル ハフツング | pn接合を備えた半導体構造物及び半導体構造物の製造方法 |
US9105486B2 (en) | 2013-04-05 | 2015-08-11 | Mitsubishi Electric Corporation | Semiconductor device |
-
1988
- 1988-11-22 JP JP29524188A patent/JPH07105485B2/ja not_active Expired - Lifetime
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0661753A1 (en) * | 1994-01-04 | 1995-07-05 | Motorola, Inc. | Semiconductor structure with field limiting ring and method for making |
WO1999023703A1 (de) * | 1997-11-03 | 1999-05-14 | Infineon Technologies Ag | Hochspannungsfeste randstruktur für halbleiterbauelemente |
US6870201B1 (en) | 1997-11-03 | 2005-03-22 | Infineon Technologies Ag | High voltage resistant edge structure for semiconductor components |
JP2005515640A (ja) * | 2002-01-15 | 2005-05-26 | ローベルト ボツシユ ゲゼルシヤフト ミツト ベシユレンクテル ハフツング | pn接合を備えた半導体構造物及び半導体構造物の製造方法 |
JP2004281949A (ja) * | 2003-03-19 | 2004-10-07 | Nippon Inter Electronics Corp | 半導体装置及びその製造方法 |
US9105486B2 (en) | 2013-04-05 | 2015-08-11 | Mitsubishi Electric Corporation | Semiconductor device |
Also Published As
Publication number | Publication date |
---|---|
JPH07105485B2 (ja) | 1995-11-13 |
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