JPS6338259A - 半導体装置 - Google Patents
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- JPS6338259A JPS6338259A JP18141486A JP18141486A JPS6338259A JP S6338259 A JPS6338259 A JP S6338259A JP 18141486 A JP18141486 A JP 18141486A JP 18141486 A JP18141486 A JP 18141486A JP S6338259 A JPS6338259 A JP S6338259A
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/402—Field plates
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-
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- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
この発明は、プレーナ形高耐圧半導体装置において、
主たる半導体領域を囲繞するガードリング領域とフィー
ルドプレートとを備え、フィールドプレートと半導体基
体との間の絶縁膜をコンタクト窓の外周近傍においてフ
ィールドプレートの外周縁近傍より薄くすることにより
、 耐圧の向上筒を達成するものである。
ルドプレートとを備え、フィールドプレートと半導体基
体との間の絶縁膜をコンタクト窓の外周近傍においてフ
ィールドプレートの外周縁近傍より薄くすることにより
、 耐圧の向上筒を達成するものである。
本発明は半導体装置、特にブレーナ形高耐圧半導体装置
の耐圧を向」ニする構造の改善に関する。
の耐圧を向」ニする構造の改善に関する。
プレーナ形ｐｎ接合に逆電圧を印加するとき、その周辺
部分がブレークダウンを発生し易い耐圧の弱点となるた
めに、第２図（ａ）乃至（８１に例示する如き種々のブ
レークダウン防止手段が従来行われている。
部分がブレークダウンを発生し易い耐圧の弱点となるた
めに、第２図（ａ）乃至（８１に例示する如き種々のブ
レークダウン防止手段が従来行われている。
第２図（ａｌに示す従来例は要求される耐圧がさほど高
くない場合に採用される構造で、ｎ１型層２ ＋ １の
ｎ−（ｉ）型層２２とｐ１型領域２３とによってｐｎ接
合が形成される場合に、電極２６と一体化されたフィー
ルドプレート２７を二酸化シリコン（ＳｉＯ□）絶縁膜
２５上に設けている。
くない場合に採用される構造で、ｎ１型層２ ＋ １の
ｎ−（ｉ）型層２２とｐ１型領域２３とによってｐｎ接
合が形成される場合に、電極２６と一体化されたフィー
ルドプレート２７を二酸化シリコン（ＳｉＯ□）絶縁膜
２５上に設けている。
この構造では、フィールドプレート２７の下にも空乏層
２４が形成されてｐｎ接合の周辺領域■におけるブレー
クダウンを防止するが、空乏層２４を深くして電界緩和
効果を大きくするためにＳｉＯ□ｌｆｆ１４！膜２５を
薄くすれば、フィール１゛プレー１・２７の端の領域■
においてブレークダウンを生じ易い。
２４が形成されてｐｎ接合の周辺領域■におけるブレー
クダウンを防止するが、空乏層２４を深くして電界緩和
効果を大きくするためにＳｉＯ□ｌｆｆ１４！膜２５を
薄くすれば、フィール１゛プレー１・２７の端の領域■
においてブレークダウンを生じ易い。
第２図（ｂ）に示す従来例はＳｉＯ□絶縁膜２５をｐ１
型領域２３の近傍では薄く、フィールドプレート２７の
端部近傍では厚くして、■、０両領域のブレークダウン
防止効果を高めている。
型領域２３の近傍では薄く、フィールドプレート２７の
端部近傍では厚くして、■、０両領域のブレークダウン
防止効果を高めている。
上述のフィールドプレート２７による電界緩和が主とし
て縦方向（半導体面に垂直方向）であるのに対して、第
２図（Ｃ）に示す従来例は主として横力向（半導体面に
平行方向）に電界を緩和する。すなわち本従来例では主
たるｐ″型領領域２３ら離れてこれを囲繞するガードリ
ングと呼ばれるｐ＋型領領域２８多くは複数個設けてお
り、ｐ＋型領領域２３ガードリング２８間、ガードリン
グ２８相互間に空乏層２４を伸ばして横方向に電界を緩
和する。
て縦方向（半導体面に垂直方向）であるのに対して、第
２図（Ｃ）に示す従来例は主として横力向（半導体面に
平行方向）に電界を緩和する。すなわち本従来例では主
たるｐ″型領領域２３ら離れてこれを囲繞するガードリ
ングと呼ばれるｐ＋型領領域２８多くは複数個設けてお
り、ｐ＋型領領域２３ガードリング２８間、ガードリン
グ２８相互間に空乏層２４を伸ばして横方向に電界を緩
和する。
この構造によりかなりの高耐圧化が可能となるが、ブレ
ークダウンは領域■又は■で発生すると考えられている
。ガードリング２８の間隔を狭くすれば電界緩和効果が
大きくなるが、多数のガードリングが必要となる。また
５ｉＯｚ絶縁膜２５の上面■へのイオンの飛来により、
その下の空乏層２４従って電界緩和効果が形容を受は易
い。
ークダウンは領域■又は■で発生すると考えられている
。ガードリング２８の間隔を狭くすれば電界緩和効果が
大きくなるが、多数のガードリングが必要となる。また
５ｉＯｚ絶縁膜２５の上面■へのイオンの飛来により、
その下の空乏層２４従って電界緩和効果が形容を受は易
い。
第２図（ｄｌに示す従来例は、フィールドプレート２７
の端部近傍にｐ＋＋ガードリング拡散領域２８を設け”
ζ、第２図（８１の従来例で弱点となる領域■のブレー
クダウン防止効果を得ている。ガードリング２８をフィ
ールドプレート２７に接近させれば領域■の電界緩和効
果は増大するが、ガードリング２８の外側の領域■でブ
レークダウンを生じ易くなり、設計の自由度が制限され
てさしたる耐圧向上は得られない。
の端部近傍にｐ＋＋ガードリング拡散領域２８を設け”
ζ、第２図（８１の従来例で弱点となる領域■のブレー
クダウン防止効果を得ている。ガードリング２８をフィ
ールドプレート２７に接近させれば領域■の電界緩和効
果は増大するが、ガードリング２８の外側の領域■でブ
レークダウンを生じ易くなり、設計の自由度が制限され
てさしたる耐圧向上は得られない。
第２図（Ｑｌに示す従来例は従来量も高い耐圧を得てい
る構造であり、主たるｐ＋型領領域２３外周上にフィー
ルドプレート２７を設け、複数のビ型ガードリング拡散
領域２８にもそれぞれフィールドプレート２９を設けて
いる。この構造によって例えば１４５０■程度の耐圧が
得られているが、そのブレークダウンに到る弱点は■、
■及び■である。
る構造であり、主たるｐ＋型領領域２３外周上にフィー
ルドプレート２７を設け、複数のビ型ガードリング拡散
領域２８にもそれぞれフィールドプレート２９を設けて
いる。この構造によって例えば１４５０■程度の耐圧が
得られているが、そのブレークダウンに到る弱点は■、
■及び■である。
ブレーナ形ｐｎ接合の耐圧は以１―説明した如き構造で
向上しているが、これによって可能な耐圧より更に高い
耐圧が必要となっており、その実現手段が要望されてい
る。
向上しているが、これによって可能な耐圧より更に高い
耐圧が必要となっており、その実現手段が要望されてい
る。
前記問題点は、−導電型の第１の半導体領域と、離隔し
て該第１の半導体領域を囲繞する同一導電型のガードリ
ング領域とが、半導体基体の他Ｗ電型領域内に形成され
、 かつ該第１の半導体領域と該ガードリング領域のそれぞ
れについて、該領域にオーミックコンタクトしかつ該半
導体基体との間に絶縁膜を介在して外側に向かって拡が
るフィールドプレートが設けられ、 該介在する絶縁膜が該コンタクト窓の外周近傍において
、該フィールドプレートの外周縁近傍より薄くされてな
る本発明による半導体装置により解決される。
て該第１の半導体領域を囲繞する同一導電型のガードリ
ング領域とが、半導体基体の他Ｗ電型領域内に形成され
、 かつ該第１の半導体領域と該ガードリング領域のそれぞ
れについて、該領域にオーミックコンタクトしかつ該半
導体基体との間に絶縁膜を介在して外側に向かって拡が
るフィールドプレートが設けられ、 該介在する絶縁膜が該コンタクト窓の外周近傍において
、該フィールドプレートの外周縁近傍より薄くされてな
る本発明による半導体装置により解決される。
本発明によれば、第１図に示す本発明の実施例の如く、
主たるｐｎ接合を形成する拡散領域３の外周近傍上及び
ガードリング拡散領域４ａ、４ｂ近傍上にそれぞれフィ
ールドプレート６．７ａ、 ７ｂを設けるが、先に述べ
た如く、フィールドプレートと半導体基体間に介在する
絶縁膜５ａ、５ｂが薄ければフィールドプレートの外周
縁近傍■でブレークダウンを発生するから、フィールド
プレートの外周縁近傍では、絶縁膜をこの位置のブレー
クダウン発生を防止するに足る厚さとする。しかしなが
らこれだけの厚さは内側では不必要で、絶縁■りを薄く
して空乏層を深くし、主たる拡散領域及びガー１、リン
グ拡散領域の外周近傍■、■の電界緩和効果を増大して
、ブレークダウン防止効果を高める。
主たるｐｎ接合を形成する拡散領域３の外周近傍上及び
ガードリング拡散領域４ａ、４ｂ近傍上にそれぞれフィ
ールドプレート６．７ａ、 ７ｂを設けるが、先に述べ
た如く、フィールドプレートと半導体基体間に介在する
絶縁膜５ａ、５ｂが薄ければフィールドプレートの外周
縁近傍■でブレークダウンを発生するから、フィールド
プレートの外周縁近傍では、絶縁膜をこの位置のブレー
クダウン発生を防止するに足る厚さとする。しかしなが
らこれだけの厚さは内側では不必要で、絶縁■りを薄く
して空乏層を深くし、主たる拡散領域及びガー１、リン
グ拡散領域の外周近傍■、■の電界緩和効果を増大して
、ブレークダウン防止効果を高める。
この様に主として縦方向の電界緩和効果が増大され、ガ
ードリングによる主として横方向の電界緩和効果に加わ
って従来実現されていない高い耐圧が実現し、１（ｎ−
）層の厚さと抵抗率とで定まる耐圧の理論値に従来より
接近して、半導体装置の高耐圧化、チップ占有面積の縮
小、或いはｉ層の直列抵抗低減等の効果が得られる。
ードリングによる主として横方向の電界緩和効果に加わ
って従来実現されていない高い耐圧が実現し、１（ｎ−
）層の厚さと抵抗率とで定まる耐圧の理論値に従来より
接近して、半導体装置の高耐圧化、チップ占有面積の縮
小、或いはｉ層の直列抵抗低減等の効果が得られる。
以下本発明を実施例により具体的に説明する。
第１図は耐圧１５００νを保証するダイオードにかかる
実施例を示す模式側断面図であり、例えば下記の様に製
造される。
実施例を示す模式側断面図であり、例えば下記の様に製
造される。
すなわち、裏面側が例えばキャリア濃度２×１０１８ｃ
ｎｌ−３程度の１個層１、表面側の例えば厚さ１４０μ
ｍ程度がキャリア濃度５ ＸＩＯｌｌｃｍ−”、抵抗率
１１０Ωｃｍ程度のｉ型層２からなるＳｉウェーハのｉ
型層２」二に、厚さ１μｍ程度の熱酸化５ｉＯｚ膜５ａ
を形成する。
ｎｌ−３程度の１個層１、表面側の例えば厚さ１４０μ
ｍ程度がキャリア濃度５ ＸＩＯｌｌｃｍ−”、抵抗率
１１０Ωｃｍ程度のｉ型層２からなるＳｉウェーハのｉ
型層２」二に、厚さ１μｍ程度の熱酸化５ｉＯｚ膜５ａ
を形成する。
本実施例ではｐ＋型主拡散領域３及び２個のｐ＋型ガー
ドリング拡散領域４ａ、４ｂを設けており、そのために
熱酸化Ｓｉｎ、膜５ａに不純物拡散窓を間隔ｐ−９０Ｐ
としてパターニングし、例えばボロン（Ｂ）等のアクセ
プタ不純物を濃度５ ＸＩＯ”ｃｍ−’程度に拡散して
前記各拡散領域を形成する。
ドリング拡散領域４ａ、４ｂを設けており、そのために
熱酸化Ｓｉｎ、膜５ａに不純物拡散窓を間隔ｐ−９０Ｐ
としてパターニングし、例えばボロン（Ｂ）等のアクセ
プタ不純物を濃度５ ＸＩＯ”ｃｍ−’程度に拡散して
前記各拡散領域を形成する。
次いで化学気相成長方法（ＣＶＤ法）によりＳｉｎｇ膜
５ｂを厚さ例えば３μｍ程度に堆積して、熱酸化５ｉ０
２膜５ａとＣＶＤ−３ｉＯｚ膜５ｂとの合計厚さを約４
ｐｍとし、主拡散領域３及びガードリング拡散領域４
ａ、４ｂの外周近傍のＣＶＤ−５ｉＯ７膜５ｂを選択的
にエツチングして両ＳｉＯ□膜５ａ、５ｂの合計厚さを
約２μｍとする。
５ｂを厚さ例えば３μｍ程度に堆積して、熱酸化５ｉ０
２膜５ａとＣＶＤ−３ｉＯｚ膜５ｂとの合計厚さを約４
ｐｍとし、主拡散領域３及びガードリング拡散領域４
ａ、４ｂの外周近傍のＣＶＤ−５ｉＯ７膜５ｂを選択的
にエツチングして両ＳｉＯ□膜５ａ、５ｂの合計厚さを
約２μｍとする。
更に主拡散領域３のオーミックコンタクト電極及びフィ
ールドプレート６、並びにガードリング拡散領域４ａ、
４ｂのフィールドプレート７ａ、７ｂのコンタクＩ・
窓あけを行い、例えばアルミニウム（ＡＩ）を用いて、
オーミックコンタクト電極及びフィールドプレート６と
フィールドプレー）７ａ、７ｂとを形成する。また継型
層Ｉにオーミックコンタクトする電極８を設ける。
ールドプレート６、並びにガードリング拡散領域４ａ、
４ｂのフィールドプレート７ａ、７ｂのコンタクＩ・
窓あけを行い、例えばアルミニウム（ＡＩ）を用いて、
オーミックコンタクト電極及びフィールドプレート６と
フィールドプレー）７ａ、７ｂとを形成する。また継型
層Ｉにオーミックコンタクトする電極８を設ける。
この構造により、電圧が最大の主たる拡散領域３の外周
■、並びにガードリング拡散領域４ａ、４ｈの外周■の
電界緩和効果を上述の如く増大して、ブレークダウン防
止効果を高める。
■、並びにガードリング拡散領域４ａ、４ｈの外周■の
電界緩和効果を上述の如く増大して、ブレークダウン防
止効果を高める。
この様に縦方向と横方向の電界緩和効果を併せて本実施
例ではブレークダウン電圧１６００ｖ以トが実現してい
る。
例ではブレークダウン電圧１６００ｖ以トが実現してい
る。
なお本発明は前記実施例のダイオードに限定されるもの
ではなく、バイポーラトランジスタ、電界効果トランジ
スタ等についても同様に耐圧向トの効果が得られること
は明らかである。
ではなく、バイポーラトランジスタ、電界効果トランジ
スタ等についても同様に耐圧向トの効果が得られること
は明らかである。
以上説明した如く本発明によれば、半導体装置の高耐圧
化、或いはチップ占有面積の縮小、ｉ層の直列抵抗低減
等が可能となり、エレクトロニクスの応用に大きい効果
が得られる。
化、或いはチップ占有面積の縮小、ｉ層の直列抵抗低減
等が可能となり、エレクトロニクスの応用に大きい効果
が得られる。
第１図は本発明の実施例の模式側断面図、第２図は従来
例の模式側断面図である。 図において、 １はＳｉウェーハのｎ＋型層、 ２はその１（ｎ）型層、 ３はｐ４型主拡散領域、 ４ａ、 ４ｈはｐ＋型ガードリング拡散領域、５ａは熱
酸化ＳｉＯ□膜、 ５ｂはＣＶＤ−５ｉＯｚ膜、 ６はオーミックコンタクト電極及びフィールドプレート
、 ７ａ、 ７ｂはフィールドプレート、 ８はｎ＋側電極を示す。
例の模式側断面図である。 図において、 １はＳｉウェーハのｎ＋型層、 ２はその１（ｎ）型層、 ３はｐ４型主拡散領域、 ４ａ、 ４ｈはｐ＋型ガードリング拡散領域、５ａは熱
酸化ＳｉＯ□膜、 ５ｂはＣＶＤ−５ｉＯｚ膜、 ６はオーミックコンタクト電極及びフィールドプレート
、 ７ａ、 ７ｂはフィールドプレート、 ８はｎ＋側電極を示す。
Claims (1)
- 【特許請求の範囲】 一導電型の第１の半導体領域と、離隔して該第１の半導
体領域を囲繞する同一導電型のガードリング領域とが、
半導体基体の他導電型領域内に形成され、 かつ該第１の半導体領域と該ガードリング領域のそれぞ
れについて、該領域にオーミックコンタクトしかつ該半
導体基体との間に絶縁膜を介在して外側に向かって拡が
るフィールドプレートが設けられ、 該介在する絶縁膜が該コンタクト窓の外周近傍において
、該フィールドプレートの外周縁近傍より薄くされてな
ることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18141486A JPS6338259A (ja) | 1986-08-01 | 1986-08-01 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18141486A JPS6338259A (ja) | 1986-08-01 | 1986-08-01 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6338259A true JPS6338259A (ja) | 1988-02-18 |
Family
ID=16100345
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18141486A Pending JPS6338259A (ja) | 1986-08-01 | 1986-08-01 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6338259A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0615291A1 (en) * | 1993-03-10 | 1994-09-14 | Hitachi, Ltd. | A high breakdown voltage semiconductor device having a semi-insulating layer |
| WO1996029744A1 (fr) * | 1995-03-17 | 1996-09-26 | Hitachi, Ltd. | Semi-conducteur plan, son procede de fabrication et convertisseur de puissance |
| WO1999027582A3 (de) * | 1997-11-24 | 1999-07-15 | Fraunhofer Ges Forschung | Optimierter randabschluss von halbleiter-bauelementen |
| JP2007081041A (ja) * | 2005-09-13 | 2007-03-29 | Seiko Epson Corp | 半導体装置 |
| WO2013168795A1 (ja) * | 2012-05-11 | 2013-11-14 | ローム株式会社 | 半導体装置 |
-
1986
- 1986-08-01 JP JP18141486A patent/JPS6338259A/ja active Pending
Cited By (11)
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|---|---|---|---|---|
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