JPS5944869A - 半導体装置 - Google Patents
半導体装置Info
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- JPS5944869A JPS5944869A JP15535482A JP15535482A JPS5944869A JP S5944869 A JPS5944869 A JP S5944869A JP 15535482 A JP15535482 A JP 15535482A JP 15535482 A JP15535482 A JP 15535482A JP S5944869 A JPS5944869 A JP S5944869A
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- JP
- Japan
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- layers
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- semiconductor device
- electrode
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- Pending
Links
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- 230000002093 peripheral effect Effects 0.000 claims abstract description 3
- 230000006866 deterioration Effects 0.000 abstract description 6
- 238000000034 method Methods 0.000 abstract description 5
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
- H01L29/0661—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body specially adapted for altering the breakdown voltage by removing semiconductor material at, or in the neighbourhood of, a reverse biased junction, e.g. by bevelling, moat etching, depletion etching
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、半導体装置に関する。
従来、所謂サイリスクと称せられる素子からなる半導体
装置は、例えば第1図に示す措造を有している。図中1
は、N型ペース層であシ、N型ベース層1の表裏面には
、P型ペース層2゜3が形成されている。上部のP型ベ
ース層2内には、所定の拡散深さでN型カソード層4が
形成されている。下部のP型ベース層30表面には、ア
ノード電極5が形成され−(いる。表面側のP型ペース
層3の主面に61、ダートミス、41k 6が形成され
ている。P型ペース層3及びN型カソード4の主面には
、これら主面に跨がるようにしてカソード電極7が形成
されている。N型ペース層1及びその表裏面に形成Aれ
/ζP型ペース層2,3の周面には、両層間に形成され
たPN接合の界面での電界集中を防止するプζめに、傾
斜面からなるベベル面が形成されている。ベベル面上に
は、ガラス保詐膜8が形成されている。
装置は、例えば第1図に示す措造を有している。図中1
は、N型ペース層であシ、N型ベース層1の表裏面には
、P型ペース層2゜3が形成されている。上部のP型ベ
ース層2内には、所定の拡散深さでN型カソード層4が
形成されている。下部のP型ベース層30表面には、ア
ノード電極5が形成され−(いる。表面側のP型ペース
層3の主面に61、ダートミス、41k 6が形成され
ている。P型ペース層3及びN型カソード4の主面には
、これら主面に跨がるようにしてカソード電極7が形成
されている。N型ペース層1及びその表裏面に形成Aれ
/ζP型ペース層2,3の周面には、両層間に形成され
たPN接合の界面での電界集中を防止するプζめに、傾
斜面からなるベベル面が形成されている。ベベル面上に
は、ガラス保詐膜8が形成されている。
前述の如く構成された半導体装置りは、カン−19電極
2とアノード電極5間に、高温中で1)、C,電圧を印
加し、所謂ディバイス劣化試験を行うと、N型ペース層
1とP型ペース層2,3間の接合部での空乏層の広がり
1ノは、ガラス保護膜8上に形成されるエポキシ樹脂等
からなるノ9ツキング材料が分極するため、絽2図に示
す如く、ガラス保護膜8の保P領域1/I’Hえてしま
う。その結果、逆耐圧印加による特性の劣化が起き、半
導体装置10の電気特性、寿命特性が悪くなる欠点があ
った。
2とアノード電極5間に、高温中で1)、C,電圧を印
加し、所謂ディバイス劣化試験を行うと、N型ペース層
1とP型ペース層2,3間の接合部での空乏層の広がり
1ノは、ガラス保護膜8上に形成されるエポキシ樹脂等
からなるノ9ツキング材料が分極するため、絽2図に示
す如く、ガラス保護膜8の保P領域1/I’Hえてしま
う。その結果、逆耐圧印加による特性の劣化が起き、半
導体装置10の電気特性、寿命特性が悪くなる欠点があ
った。
本発明ζづ二、逆耐電圧印加による%性力化を防止して
電気I持件の向上を図った半導体装置を提供することを
その目的とするものである。
電気I持件の向上を図った半導体装置を提供することを
その目的とするものである。
本発明は、電界集中を緩和するために形成するベベル面
を二段階の傾斜面で形7.Hj<、することによシ、空
乏層の広がりを抑制して逆耐電圧印加による特性の劣化
を阻止せしめて電気特性の向上を図った半導体装置であ
るっ 〔発明の実施例〕 以下、本発明の一実施例について(ψ1面を参照して説
明する。
を二段階の傾斜面で形7.Hj<、することによシ、空
乏層の広がりを抑制して逆耐電圧印加による特性の劣化
を阻止せしめて電気特性の向上を図った半導体装置であ
るっ 〔発明の実施例〕 以下、本発明の一実施例について(ψ1面を参照して説
明する。
第3図中20は、N型ペース層である。N型ベース屑2
00表裏面には、P型ペース層21゜22が形成されて
いる。上部のP型ベース層21内には、所定の拡散深さ
でN型カソード層23が形成されている。下部のP型ベ
ース)?’i 22の表面には、アノード電極24が形
成されている。
00表裏面には、P型ペース層21゜22が形成されて
いる。上部のP型ベース層21内には、所定の拡散深さ
でN型カソード層23が形成されている。下部のP型ベ
ース)?’i 22の表面には、アノード電極24が形
成されている。
表面側のP Qjjペース層21の主面に←11、ケ°
−ト電極25が形成されている。P型ベース層21と1
型カソード層23の主面にvj2、これら主面に蹄がる
ように【7てカソード電極、極26が形成されている。
−ト電極25が形成されている。P型ベース層21と1
型カソード層23の主面にvj2、これら主面に蹄がる
ように【7てカソード電極、極26が形成されている。
N型ベース層20とP型ベースJFi21.22の周面
に1;:1、両層間に形成されたPN−接合の界面での
電界集中を防電するだめの−ぐベル面27が、二段階の
傾斜面で形成されている。
に1;:1、両層間に形成されたPN−接合の界面での
電界集中を防電するだめの−ぐベル面27が、二段階の
傾斜面で形成されている。
このベベル面27上には、がラス保i護IC−’s 2
sが形成され1いる。
sが形成され1いる。
このように栴成された半導体装Wイぜによれば、ベベル
面が二段階の傾斜面で形成されているので、高温中でカ
ソード電極26とアノード電極24間にり、C,電圧を
印加し、所mlプゝイ・ぐイス劣化試験を行うと、N型
ペース層2θとp Q1ペース層21.22間の接合部
での空乏層のJべかり3ノは、第4図に示す如く、ガラ
スケ、11tケ、111.!28の保静領域内に抑える
ことができる。その結果、逆耐圧印加による特性の劣化
を防止して、電気特性及び寿命特性を向上させることが
でへる。
面が二段階の傾斜面で形成されているので、高温中でカ
ソード電極26とアノード電極24間にり、C,電圧を
印加し、所mlプゝイ・ぐイス劣化試験を行うと、N型
ペース層2θとp Q1ペース層21.22間の接合部
での空乏層のJべかり3ノは、第4図に示す如く、ガラ
スケ、11tケ、111.!28の保静領域内に抑える
ことができる。その結果、逆耐圧印加による特性の劣化
を防止して、電気特性及び寿命特性を向上させることが
でへる。
なお、二段階の傾斜面からなるベベル面27を形成する
方法としては、第5図(4)に示す如く、N型ペース層
2θの両面にP型ペース層21゜22を形成した半導体
基板を用意する。次いで、P型ベースM21.22の表
面に所定形状の窓50を有する絶縁@51を形成する。
方法としては、第5図(4)に示す如く、N型ペース層
2θの両面にP型ペース層21゜22を形成した半導体
基板を用意する。次いで、P型ベースM21.22の表
面に所定形状の窓50を有する絶縁@51を形成する。
次いで、窓5θによって露出されたP型ペース層21゜
22の所定領域に、所定の拡散深さでN型不純物領域5
2を形成する。次に、絶縁膜51をマスクにして化学エ
ツチング処理を施すと、N l!1不純物領域52では
、不純物を導入していないP型ペース層21.22の部
分よりも速い速度でエツチング処理が進行する。その結
果、第5図(B)に示す如く、絶縁膜5ノによって露出
されたP型ベース層21.22内に、溝部53とこの溝
部53の床部に二段に溝部54を形成することができる
。然る後、二段目の溝部54の中央部分Aで半4体基板
を分&11゛すると、二段階の傾斜面からなるベベル面
を得ることができる。
22の所定領域に、所定の拡散深さでN型不純物領域5
2を形成する。次に、絶縁膜51をマスクにして化学エ
ツチング処理を施すと、N l!1不純物領域52では
、不純物を導入していないP型ペース層21.22の部
分よりも速い速度でエツチング処理が進行する。その結
果、第5図(B)に示す如く、絶縁膜5ノによって露出
されたP型ベース層21.22内に、溝部53とこの溝
部53の床部に二段に溝部54を形成することができる
。然る後、二段目の溝部54の中央部分Aで半4体基板
を分&11゛すると、二段階の傾斜面からなるベベル面
を得ることができる。
また、ベベル面は、実施例の半導体装f?1.10の他
にも第6図に示す如く、ヴイリスタを摺成するN型ベー
ス層41の周面の角部に、二段階の傾斜面からなるベベ
ル面42を形成するようにしたもの、或は、第7図に示
す如く、N型ペース層4ノの主面に、溝の内面に二段階
に傾斜面を形成したベベル面43としても良い。ここで
、両図中44は、P型ペース層、45は、N+型カソー
ド層、46は、カソード電極、47は、 ハケ9−
ト電極、48は、アノード電極である。
にも第6図に示す如く、ヴイリスタを摺成するN型ベー
ス層41の周面の角部に、二段階の傾斜面からなるベベ
ル面42を形成するようにしたもの、或は、第7図に示
す如く、N型ペース層4ノの主面に、溝の内面に二段階
に傾斜面を形成したベベル面43としても良い。ここで
、両図中44は、P型ペース層、45は、N+型カソー
ド層、46は、カソード電極、47は、 ハケ9−
ト電極、48は、アノード電極である。
以上説明した如く、本発明に係る半導体装置によれば、
逆耐電圧印加による特性劣化を防止して電気特性を向上
させることができるものである。
逆耐電圧印加による特性劣化を防止して電気特性を向上
させることができるものである。
第1図は、従来の半導体装置の断面図、第2図は、同半
導体装置の空乏層の広がシを示す説門口、第3図tよ、
本発明の一実施例の1tJi面図、第4図は、同実施例
の半導体装置の孕乏層の広がりを示す説明図、第5図(
4)及び同図(B)は、二段階の傾斜面からなるベベル
面の形成方法を示す説明図、第6図及び第7図は、本発
明の他の実施例の断面図である。 20・・・N型ペース層、21.22・・・P型ペース
層、23・・・N型カソード層、24・・・アノード電
極、25・・・ダート電極、26・・・カソード’fN
、”:@、27・・・ベベル面、28・・・ガラス保護
膜、Lν・・半導体装置、31・・・空乏)Hの広がり
、4ノ・・・N型ペース層、42・・・ベベル面、43
・・・ベベル面、44・・・P型ペース層、45・・・
N型カソード層、46・・・カソード電極、 47・・
・ケ゛−ト電極、48・・・アノード電極、50・・・
窓、5ノ・・・絶縁膜、52・・・N型不純物領域、5
3・・・溝部、54・・信11″、部。
導体装置の空乏層の広がシを示す説門口、第3図tよ、
本発明の一実施例の1tJi面図、第4図は、同実施例
の半導体装置の孕乏層の広がりを示す説明図、第5図(
4)及び同図(B)は、二段階の傾斜面からなるベベル
面の形成方法を示す説明図、第6図及び第7図は、本発
明の他の実施例の断面図である。 20・・・N型ペース層、21.22・・・P型ペース
層、23・・・N型カソード層、24・・・アノード電
極、25・・・ダート電極、26・・・カソード’fN
、”:@、27・・・ベベル面、28・・・ガラス保護
膜、Lν・・半導体装置、31・・・空乏)Hの広がり
、4ノ・・・N型ペース層、42・・・ベベル面、43
・・・ベベル面、44・・・P型ペース層、45・・・
N型カソード層、46・・・カソード電極、 47・・
・ケ゛−ト電極、48・・・アノード電極、50・・・
窓、5ノ・・・絶縁膜、52・・・N型不純物領域、5
3・・・溝部、54・・信11″、部。
Claims (1)
- 互に導電型の異なる半導体層を交互に2層又は4層積層
してPN接合を有する素子と、該素子の主面又は前記半
導体層の周面に形成した傾斜面からなるベベル面とを有
する半導体装置において、ベベル面を二段階に傾斜しだ
傾余1面で形成したことを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15535482A JPS5944869A (ja) | 1982-09-07 | 1982-09-07 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15535482A JPS5944869A (ja) | 1982-09-07 | 1982-09-07 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS5944869A true JPS5944869A (ja) | 1984-03-13 |
Family
ID=15604064
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP15535482A Pending JPS5944869A (ja) | 1982-09-07 | 1982-09-07 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5944869A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6134974A (ja) * | 1984-06-14 | 1986-02-19 | ブラウン・ボバリ・ウント・シ−・アクチエンゲゼルシヤフト | シリコン半導体素子及びその製造方法 |
WO1998013881A1 (fr) * | 1996-09-24 | 1998-04-02 | Mitsubishi Denki Kabushiki Kaisha | Dispositif a semi-conducteur et son procede de production |
-
1982
- 1982-09-07 JP JP15535482A patent/JPS5944869A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6134974A (ja) * | 1984-06-14 | 1986-02-19 | ブラウン・ボバリ・ウント・シ−・アクチエンゲゼルシヤフト | シリコン半導体素子及びその製造方法 |
WO1998013881A1 (fr) * | 1996-09-24 | 1998-04-02 | Mitsubishi Denki Kabushiki Kaisha | Dispositif a semi-conducteur et son procede de production |
US6020603A (en) * | 1996-09-24 | 2000-02-01 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device with a beveled and chamfered outer peripheral portion |
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