JPH02268452A - 高耐圧半導体装置の製造方法 - Google Patents
高耐圧半導体装置の製造方法Info
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- JPH02268452A JPH02268452A JP9046189A JP9046189A JPH02268452A JP H02268452 A JPH02268452 A JP H02268452A JP 9046189 A JP9046189 A JP 9046189A JP 9046189 A JP9046189 A JP 9046189A JP H02268452 A JPH02268452 A JP H02268452A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 15
- 238000004519 manufacturing process Methods 0.000 title claims description 9
- 238000009792 diffusion process Methods 0.000 claims abstract description 36
- 239000000758 substrate Substances 0.000 claims abstract description 15
- 238000000034 method Methods 0.000 claims description 6
- 238000000926 separation method Methods 0.000 abstract description 9
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 6
- 239000012535 impurity Substances 0.000 abstract description 5
- 229910052681 coesite Inorganic materials 0.000 abstract description 3
- 229910052906 cristobalite Inorganic materials 0.000 abstract description 3
- 230000002093 peripheral effect Effects 0.000 abstract description 3
- 239000000377 silicon dioxide Substances 0.000 abstract description 3
- 235000012239 silicon dioxide Nutrition 0.000 abstract description 3
- 229910052682 stishovite Inorganic materials 0.000 abstract description 3
- 229910052905 tridymite Inorganic materials 0.000 abstract description 3
- 238000001259 photo etching Methods 0.000 abstract description 2
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 230000015556 catabolic process Effects 0.000 description 10
- 238000002955 isolation Methods 0.000 description 6
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- 238000010276 construction Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000013078 crystal Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000000407 epitaxy Methods 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
Landscapes
- Element Separation (AREA)
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分!l’) ]
本発明は高耐圧半導体装置の製造方法に関し、さらに詳
しくは、基板電位と高耐圧で分離した領域を有する半導
体装置の製造方法に関する。
しくは、基板電位と高耐圧で分離した領域を有する半導
体装置の製造方法に関する。
[従来の技術]
高い電位差を持つ複数の回路領域を一つの半導体素子に
集積する場合、電位の異なる回路領域を分離する必要が
おる。この分離法には、通常誘電体分離と接合分離の2
種類の方法がおる。
集積する場合、電位の異なる回路領域を分離する必要が
おる。この分離法には、通常誘電体分離と接合分離の2
種類の方法がおる。
接合分離はPN接合の逆バイアスを利用するもので、”
AJ造コストが誘電体分離に比較して低いため、−設面
に用いられている。第2図は従来の接合分離構造例にお
ける素子断面図を示したもので、p 基板1及び[)
埋込層4、p 拡散層5とこれら・に囲まれたn エピ
タキシトル層6及び「1+、埋込層2間のPN接合の逆
バイアスにより分離される。この構j市では分離領域7
は高′m度のn 埋込層2及びn 拡散層3によって囲
まれているため、内部への突乏層の侵入がなく、この領
域内に基板電位より高い電位の回路領域を集積できる。
AJ造コストが誘電体分離に比較して低いため、−設面
に用いられている。第2図は従来の接合分離構造例にお
ける素子断面図を示したもので、p 基板1及び[)
埋込層4、p 拡散層5とこれら・に囲まれたn エピ
タキシトル層6及び「1+、埋込層2間のPN接合の逆
バイアスにより分離される。この構j市では分離領域7
は高′m度のn 埋込層2及びn 拡散層3によって囲
まれているため、内部への突乏層の侵入がなく、この領
域内に基板電位より高い電位の回路領域を集積できる。
本構造の素子ではp 拡散層5・「〕−エピタキシ(・
ル層6間、[)一基板1・n−エピタキシャル層6間、
p−基板1・「) 埋込層2間の3種の接合が存在する
がこのうちp−基板1、n−エピタコ1:シレル層6間
は低濃度のp−n−間の接合であるため最も破壊電圧が
高い。また、p 拡散層5・rl−エピタキシャル層6
間の破壊電圧は特公昭131−32827号公報に開示
されている方法等により高められることが公知である。
ル層6間、[)一基板1・n−エピタキシャル層6間、
p−基板1・「) 埋込層2間の3種の接合が存在する
がこのうちp−基板1、n−エピタコ1:シレル層6間
は低濃度のp−n−間の接合であるため最も破壊電圧が
高い。また、p 拡散層5・rl−エピタキシャル層6
間の破壊電圧は特公昭131−32827号公報に開示
されている方法等により高められることが公知である。
一方、p−基板1・[]十埋込連層間の破壊電圧は、n
十埋連層2の端部の曲率半径r” jが小さい場合、平
面接合に比較して大幅に低下する。このためこの接合分
離の耐圧はp−基板1・[1埋込層2間の接合の破壊電
圧によって決定され、しかもその値は低い値に制限さ・
れる。
十埋連層2の端部の曲率半径r” jが小さい場合、平
面接合に比較して大幅に低下する。このためこの接合分
離の耐圧はp−基板1・[1埋込層2間の接合の破壊電
圧によって決定され、しかもその値は低い値に制限さ・
れる。
[)を明が解決しようとする課題]
ところが、上述のp−基板1・n 埋・連層2間の接合
の破壊電圧を高め、・平面接合の耐圧に近付けるには曲
率半径rjを大きくする必要があるが、それにはn 埋
込層の不純物のドーズ量と拡散時間を非常に大きくする
必要があり、長時間の拡散が必要でおることやこの長時
間の拡散による結晶欠陥の光生の問題等現実的には限界
がある。
の破壊電圧を高め、・平面接合の耐圧に近付けるには曲
率半径rjを大きくする必要があるが、それにはn 埋
込層の不純物のドーズ量と拡散時間を非常に大きくする
必要があり、長時間の拡散が必要でおることやこの長時
間の拡散による結晶欠陥の光生の問題等現実的には限界
がある。
従って、本発明は短い時間の拡散でもn 埋込層の端部
の曲率半径を大きくすることを可能とし、接合分離耐圧
の高い半導体装置を提供することを目的とする。
の曲率半径を大きくすることを可能とし、接合分離耐圧
の高い半導体装置を提供することを目的とする。
[課題を解決するだめの手段]
本発明は「) 埋込層の拡散fJ域の周辺部に外周にな
るほど狭い拡散幅になるような帯状の拡散部を設【ノる
ことにJ:り外周ほど浅くなる拡散プロフィルを得、こ
れにより短い時間の拡散で曲率半径の大きな接合を(q
ることにより高い分m耐圧の半導体装置を1qようとす
るものである。
るほど狭い拡散幅になるような帯状の拡散部を設【ノる
ことにJ:り外周ほど浅くなる拡散プロフィルを得、こ
れにより短い時間の拡散で曲率半径の大きな接合を(q
ることにより高い分m耐圧の半導体装置を1qようとす
るものである。
すなわら、本発明にJこれば、第1導電型の基板上に第
2導電型の埋込層を持つ高耐圧半導体装置の製造方法に
おいで、該第2導電型埋込層の外周部に外周ほど狭、い
拡散幅どなるような複数の拡散窓を用いて埋込拡散を行
うことを特徴とした高耐圧半導体装置の製造方法が提供
されるものである。
2導電型の埋込層を持つ高耐圧半導体装置の製造方法に
おいで、該第2導電型埋込層の外周部に外周ほど狭、い
拡散幅どなるような複数の拡散窓を用いて埋込拡散を行
うことを特徴とした高耐圧半導体装置の製造方法が提供
されるものである。
[作用]
第2導電型埋込層の外周部に外周ほど狭い拡散幅となる
ような複数の拡散窓を用いて埋込拡散を行うために、外
周ほど不純物のドーズ量が低下し、拡散深さが浅くなり
、第1導電型の基板との接合面の外周部の曲率半径の大
きな第2導電型埋込層が10られる。従って、容易に高
耐圧の半導体装置を製造し得ることとなる。
ような複数の拡散窓を用いて埋込拡散を行うために、外
周ほど不純物のドーズ量が低下し、拡散深さが浅くなり
、第1導電型の基板との接合面の外周部の曲率半径の大
きな第2導電型埋込層が10られる。従って、容易に高
耐圧の半導体装置を製造し得ることとなる。
[実施例]
以下、図面を参照して本発明の一実施例を説明する。な
あ、これにより本発明が限定されるものではない。
あ、これにより本発明が限定されるものではない。
第1図(n) (1)) (C)は、本発明の製造方法
によって埋込層13を持つ半導体装置を製造する工程を
承りでいる。
によって埋込層13を持つ半導体装置を製造する工程を
承りでいる。
まり゛、第1図(tl)に示すように、p−型3i基板
の表面をSiO2膜1()で覆った後、フォトエツヂン
グにJ:り拡散窓14a 、 14b 、 14c 、
14dを聞りる。そして、【)型不純物の拡散を行う
。
の表面をSiO2膜1()で覆った後、フォトエツヂン
グにJ:り拡散窓14a 、 14b 、 14c 、
14dを聞りる。そして、【)型不純物の拡散を行う
。
拡散窓14a 、、14b 、 14c 、 14dは
所定領域の外周に近いほど窓幅が狭くなっているが、窓
幅が狭くなるほどその拡散窓を通して拡散されるドーズ
mが低下するため、図に破線で示すように、外周に近い
ほど拡散深さが浅くなっている。
所定領域の外周に近いほど窓幅が狭くなっているが、窓
幅が狭くなるほどその拡散窓を通して拡散されるドーズ
mが低下するため、図に破線で示すように、外周に近い
ほど拡散深さが浅くなっている。
これら各拡散窓からの拡散を重ね合わせると、実線のJ
:うな拡散プロフィルが得られ、端部の曲率半径の大き
なrl 埋込拡散層11が得られる。この後、第1図
(b)に示ずようにSiO□IIM10を除去し、図示
されていないp 埋込拡散層を形成後、n−エピタ:1
ニジVル層12を成長させると第1図(C)に示ずにう
にn 不純物はさらに上下に拡散し、p−基板1との接
合面の曲率半径の大きなn 埋込層13が得られる。
:うな拡散プロフィルが得られ、端部の曲率半径の大き
なrl 埋込拡散層11が得られる。この後、第1図
(b)に示ずようにSiO□IIM10を除去し、図示
されていないp 埋込拡散層を形成後、n−エピタ:1
ニジVル層12を成長させると第1図(C)に示ずにう
にn 不純物はさらに上下に拡散し、p−基板1との接
合面の曲率半径の大きなn 埋込層13が得られる。
なお、本発明の実施例ではPNを任意に記)ホしたが、
もらろ/νこれと反対の導電型でも本発明の効果は同様
である。
もらろ/νこれと反対の導電型でも本発明の効果は同様
である。
[効果]
本発明によれば、素子の分離耐圧を決定する第1導電型
の基板と第2導電型の埋込層の接合にJ3ける第2導電
型の埋込層端部の曲率半径を大きくすることができるた
め、素子の分離耐圧の高い接合分離半導体装置を作るこ
とができる。
の基板と第2導電型の埋込層の接合にJ3ける第2導電
型の埋込層端部の曲率半径を大きくすることができるた
め、素子の分離耐圧の高い接合分離半導体装置を作るこ
とができる。
第1図(a) (I)) (c)は本発明の一実施例の
各工程における素子断面図、第2図(a)は従来の接合
分離構造例における素子断面図、第2図(b)は第2図
(、l)の素子の平面図である。 1・・・p−基板、2・・・[) 埋込層、3・・・n
十拡散層、4・・・p 埋込層、5・・・p十拡散層、
6・・・n−エピタキシャル層、7・・・分離F’JI
域、10・・・S;02.11・・・n 埋込拡散層、 12・・・n−エピタキシV)L、/層、13・・・[
] 埋込層、14a 、 14b 、 14c 、 1
4d −・・拡散窓。
各工程における素子断面図、第2図(a)は従来の接合
分離構造例における素子断面図、第2図(b)は第2図
(、l)の素子の平面図である。 1・・・p−基板、2・・・[) 埋込層、3・・・n
十拡散層、4・・・p 埋込層、5・・・p十拡散層、
6・・・n−エピタキシャル層、7・・・分離F’JI
域、10・・・S;02.11・・・n 埋込拡散層、 12・・・n−エピタキシV)L、/層、13・・・[
] 埋込層、14a 、 14b 、 14c 、 1
4d −・・拡散窓。
Claims (1)
- (1)第1導電型の基板上に第2導電型の埋込層を持つ
高耐圧半導体装置の製造方法において、該第2導電型埋
込層の外周部に外周ほど狭い拡散幅となるような複数の
拡散窓を用いて埋込拡散を行うことを特徴とした高耐圧
半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9046189A JP2643431B2 (ja) | 1989-04-10 | 1989-04-10 | 高耐圧半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9046189A JP2643431B2 (ja) | 1989-04-10 | 1989-04-10 | 高耐圧半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH02268452A true JPH02268452A (ja) | 1990-11-02 |
JP2643431B2 JP2643431B2 (ja) | 1997-08-20 |
Family
ID=13999249
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9046189A Expired - Lifetime JP2643431B2 (ja) | 1989-04-10 | 1989-04-10 | 高耐圧半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2643431B2 (ja) |
-
1989
- 1989-04-10 JP JP9046189A patent/JP2643431B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JP2643431B2 (ja) | 1997-08-20 |
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