JPH02268452A - 高耐圧半導体装置の製造方法 - Google Patents
高耐圧半導体装置の製造方法Info
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- JPH02268452A JPH02268452A JP9046189A JP9046189A JPH02268452A JP H02268452 A JPH02268452 A JP H02268452A JP 9046189 A JP9046189 A JP 9046189A JP 9046189 A JP9046189 A JP 9046189A JP H02268452 A JPH02268452 A JP H02268452A
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- Element Separation (AREA)
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分！ｌ’） ］
本発明は高耐圧半導体装置の製造方法に関し、さらに詳
しくは、基板電位と高耐圧で分離した領域を有する半導
体装置の製造方法に関する。
しくは、基板電位と高耐圧で分離した領域を有する半導
体装置の製造方法に関する。
［従来の技術］
高い電位差を持つ複数の回路領域を一つの半導体素子に
集積する場合、電位の異なる回路領域を分離する必要が
おる。この分離法には、通常誘電体分離と接合分離の２
種類の方法がおる。
集積する場合、電位の異なる回路領域を分離する必要が
おる。この分離法には、通常誘電体分離と接合分離の２
種類の方法がおる。
接合分離はＰＮ接合の逆バイアスを利用するもので、”
ＡＪ造コストが誘電体分離に比較して低いため、−設面
に用いられている。第２図は従来の接合分離構造例にお
ける素子断面図を示したもので、ｐ 基板１及び［）
埋込層４、ｐ 拡散層５とこれら・に囲まれたｎ エピ
タキシトル層６及び「１＋、埋込層２間のＰＮ接合の逆
バイアスにより分離される。この構ｊ市では分離領域７
は高′ｍ度のｎ 埋込層２及びｎ 拡散層３によって囲
まれているため、内部への突乏層の侵入がなく、この領
域内に基板電位より高い電位の回路領域を集積できる。
ＡＪ造コストが誘電体分離に比較して低いため、−設面
に用いられている。第２図は従来の接合分離構造例にお
ける素子断面図を示したもので、ｐ 基板１及び［）
埋込層４、ｐ 拡散層５とこれら・に囲まれたｎ エピ
タキシトル層６及び「１＋、埋込層２間のＰＮ接合の逆
バイアスにより分離される。この構ｊ市では分離領域７
は高′ｍ度のｎ 埋込層２及びｎ 拡散層３によって囲
まれているため、内部への突乏層の侵入がなく、この領
域内に基板電位より高い電位の回路領域を集積できる。
本構造の素子ではｐ 拡散層５・「〕−エピタキシ（・
ル層６間、［）一基板１・ｎ−エピタキシャル層６間、
ｐ−基板１・「） 埋込層２間の３種の接合が存在する
がこのうちｐ−基板１、ｎ−エピタコ１：シレル層６間
は低濃度のｐ−ｎ−間の接合であるため最も破壊電圧が
高い。また、ｐ 拡散層５・ｒｌ−エピタキシャル層６
間の破壊電圧は特公昭１３１−３２８２７号公報に開示
されている方法等により高められることが公知である。
ル層６間、［）一基板１・ｎ−エピタキシャル層６間、
ｐ−基板１・「） 埋込層２間の３種の接合が存在する
がこのうちｐ−基板１、ｎ−エピタコ１：シレル層６間
は低濃度のｐ−ｎ−間の接合であるため最も破壊電圧が
高い。また、ｐ 拡散層５・ｒｌ−エピタキシャル層６
間の破壊電圧は特公昭１３１−３２８２７号公報に開示
されている方法等により高められることが公知である。
一方、ｐ−基板１・［］十埋込連層間の破壊電圧は、ｎ
十埋連層２の端部の曲率半径ｒ” ｊが小さい場合、平
面接合に比較して大幅に低下する。このためこの接合分
離の耐圧はｐ−基板１・［１埋込層２間の接合の破壊電
圧によって決定され、しかもその値は低い値に制限さ・
れる。
十埋連層２の端部の曲率半径ｒ” ｊが小さい場合、平
面接合に比較して大幅に低下する。このためこの接合分
離の耐圧はｐ−基板１・［１埋込層２間の接合の破壊電
圧によって決定され、しかもその値は低い値に制限さ・
れる。
［）を明が解決しようとする課題］
ところが、上述のｐ−基板１・ｎ 埋・連層２間の接合
の破壊電圧を高め、・平面接合の耐圧に近付けるには曲
率半径ｒｊを大きくする必要があるが、それにはｎ 埋
込層の不純物のドーズ量と拡散時間を非常に大きくする
必要があり、長時間の拡散が必要でおることやこの長時
間の拡散による結晶欠陥の光生の問題等現実的には限界
がある。
の破壊電圧を高め、・平面接合の耐圧に近付けるには曲
率半径ｒｊを大きくする必要があるが、それにはｎ 埋
込層の不純物のドーズ量と拡散時間を非常に大きくする
必要があり、長時間の拡散が必要でおることやこの長時
間の拡散による結晶欠陥の光生の問題等現実的には限界
がある。
従って、本発明は短い時間の拡散でもｎ 埋込層の端部
の曲率半径を大きくすることを可能とし、接合分離耐圧
の高い半導体装置を提供することを目的とする。
の曲率半径を大きくすることを可能とし、接合分離耐圧
の高い半導体装置を提供することを目的とする。
［課題を解決するだめの手段］
本発明は「） 埋込層の拡散ｆＪ域の周辺部に外周にな
るほど狭い拡散幅になるような帯状の拡散部を設【ノる
ことにＪ：り外周ほど浅くなる拡散プロフィルを得、こ
れにより短い時間の拡散で曲率半径の大きな接合を（ｑ
ることにより高い分ｍ耐圧の半導体装置を１ｑようとす
るものである。
るほど狭い拡散幅になるような帯状の拡散部を設【ノる
ことにＪ：り外周ほど浅くなる拡散プロフィルを得、こ
れにより短い時間の拡散で曲率半径の大きな接合を（ｑ
ることにより高い分ｍ耐圧の半導体装置を１ｑようとす
るものである。
すなわら、本発明にＪこれば、第１導電型の基板上に第
２導電型の埋込層を持つ高耐圧半導体装置の製造方法に
おいで、該第２導電型埋込層の外周部に外周ほど狭、い
拡散幅どなるような複数の拡散窓を用いて埋込拡散を行
うことを特徴とした高耐圧半導体装置の製造方法が提供
されるものである。
２導電型の埋込層を持つ高耐圧半導体装置の製造方法に
おいで、該第２導電型埋込層の外周部に外周ほど狭、い
拡散幅どなるような複数の拡散窓を用いて埋込拡散を行
うことを特徴とした高耐圧半導体装置の製造方法が提供
されるものである。
［作用］
第２導電型埋込層の外周部に外周ほど狭い拡散幅となる
ような複数の拡散窓を用いて埋込拡散を行うために、外
周ほど不純物のドーズ量が低下し、拡散深さが浅くなり
、第１導電型の基板との接合面の外周部の曲率半径の大
きな第２導電型埋込層が１０られる。従って、容易に高
耐圧の半導体装置を製造し得ることとなる。
ような複数の拡散窓を用いて埋込拡散を行うために、外
周ほど不純物のドーズ量が低下し、拡散深さが浅くなり
、第１導電型の基板との接合面の外周部の曲率半径の大
きな第２導電型埋込層が１０られる。従って、容易に高
耐圧の半導体装置を製造し得ることとなる。
［実施例］
以下、図面を参照して本発明の一実施例を説明する。な
あ、これにより本発明が限定されるものではない。
あ、これにより本発明が限定されるものではない。
第１図（ｎ） （１）） （Ｃ）は、本発明の製造方法
によって埋込層１３を持つ半導体装置を製造する工程を
承りでいる。
によって埋込層１３を持つ半導体装置を製造する工程を
承りでいる。
まり゛、第１図（ｔｌ）に示すように、ｐ−型３ｉ基板
の表面をＳｉＯ２膜１（）で覆った後、フォトエツヂン
グにＪ：り拡散窓１４ａ 、 １４ｂ 、 １４ｃ 、
１４ｄを聞りる。そして、【）型不純物の拡散を行う
。
の表面をＳｉＯ２膜１（）で覆った後、フォトエツヂン
グにＪ：り拡散窓１４ａ 、 １４ｂ 、 １４ｃ 、
１４ｄを聞りる。そして、【）型不純物の拡散を行う
。
拡散窓１４ａ 、、１４ｂ 、 １４ｃ 、 １４ｄは
所定領域の外周に近いほど窓幅が狭くなっているが、窓
幅が狭くなるほどその拡散窓を通して拡散されるドーズ
ｍが低下するため、図に破線で示すように、外周に近い
ほど拡散深さが浅くなっている。
所定領域の外周に近いほど窓幅が狭くなっているが、窓
幅が狭くなるほどその拡散窓を通して拡散されるドーズ
ｍが低下するため、図に破線で示すように、外周に近い
ほど拡散深さが浅くなっている。
これら各拡散窓からの拡散を重ね合わせると、実線のＪ
：うな拡散プロフィルが得られ、端部の曲率半径の大き
なｒｌ 埋込拡散層１１が得られる。この後、第１図
（ｂ）に示ずようにＳｉＯ□ＩＩＭ１０を除去し、図示
されていないｐ 埋込拡散層を形成後、ｎ−エピタ：１
ニジＶル層１２を成長させると第１図（Ｃ）に示ずにう
にｎ 不純物はさらに上下に拡散し、ｐ−基板１との接
合面の曲率半径の大きなｎ 埋込層１３が得られる。
：うな拡散プロフィルが得られ、端部の曲率半径の大き
なｒｌ 埋込拡散層１１が得られる。この後、第１図
（ｂ）に示ずようにＳｉＯ□ＩＩＭ１０を除去し、図示
されていないｐ 埋込拡散層を形成後、ｎ−エピタ：１
ニジＶル層１２を成長させると第１図（Ｃ）に示ずにう
にｎ 不純物はさらに上下に拡散し、ｐ−基板１との接
合面の曲率半径の大きなｎ 埋込層１３が得られる。
なお、本発明の実施例ではＰＮを任意に記）ホしたが、
もらろ／νこれと反対の導電型でも本発明の効果は同様
である。
もらろ／νこれと反対の導電型でも本発明の効果は同様
である。
［効果］
本発明によれば、素子の分離耐圧を決定する第１導電型
の基板と第２導電型の埋込層の接合にＪ３ける第２導電
型の埋込層端部の曲率半径を大きくすることができるた
め、素子の分離耐圧の高い接合分離半導体装置を作るこ
とができる。
の基板と第２導電型の埋込層の接合にＪ３ける第２導電
型の埋込層端部の曲率半径を大きくすることができるた
め、素子の分離耐圧の高い接合分離半導体装置を作るこ
とができる。
第１図（ａ） （Ｉ）） （ｃ）は本発明の一実施例の
各工程における素子断面図、第２図（ａ）は従来の接合
分離構造例における素子断面図、第２図（ｂ）は第２図
（、ｌ）の素子の平面図である。 １・・・ｐ−基板、２・・・［） 埋込層、３・・・ｎ
十拡散層、４・・・ｐ 埋込層、５・・・ｐ十拡散層、
６・・・ｎ−エピタキシャル層、７・・・分離Ｆ’ＪＩ
域、１０・・・Ｓ；０２．１１・・・ｎ 埋込拡散層、 １２・・・ｎ−エピタキシＶ）Ｌ、／層、１３・・・［
］ 埋込層、１４ａ 、 １４ｂ 、 １４ｃ 、 １
４ｄ −・・拡散窓。
各工程における素子断面図、第２図（ａ）は従来の接合
分離構造例における素子断面図、第２図（ｂ）は第２図
（、ｌ）の素子の平面図である。 １・・・ｐ−基板、２・・・［） 埋込層、３・・・ｎ
十拡散層、４・・・ｐ 埋込層、５・・・ｐ十拡散層、
６・・・ｎ−エピタキシャル層、７・・・分離Ｆ’ＪＩ
域、１０・・・Ｓ；０２．１１・・・ｎ 埋込拡散層、 １２・・・ｎ−エピタキシＶ）Ｌ、／層、１３・・・［
］ 埋込層、１４ａ 、 １４ｂ 、 １４ｃ 、 １
４ｄ −・・拡散窓。
Claims (1)
- （１）第１導電型の基板上に第２導電型の埋込層を持つ
高耐圧半導体装置の製造方法において、該第２導電型埋
込層の外周部に外周ほど狭い拡散幅となるような複数の
拡散窓を用いて埋込拡散を行うことを特徴とした高耐圧
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9046189A JP2643431B2 (ja) | 1989-04-10 | 1989-04-10 | 高耐圧半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9046189A JP2643431B2 (ja) | 1989-04-10 | 1989-04-10 | 高耐圧半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02268452A true JPH02268452A (ja) | 1990-11-02 |
| JP2643431B2 JP2643431B2 (ja) | 1997-08-20 |
Family
ID=13999249
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9046189A Expired - Lifetime JP2643431B2 (ja) | 1989-04-10 | 1989-04-10 | 高耐圧半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2643431B2 (ja) |
-
1989
- 1989-04-10 JP JP9046189A patent/JP2643431B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2643431B2 (ja) | 1997-08-20 |
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