JPH0543192B2 - - Google Patents
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- JPH0543192B2 JPH0543192B2 JP59109164A JP10916484A JPH0543192B2 JP H0543192 B2 JPH0543192 B2 JP H0543192B2 JP 59109164 A JP59109164 A JP 59109164A JP 10916484 A JP10916484 A JP 10916484A JP H0543192 B2 JPH0543192 B2 JP H0543192B2
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- Japan
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- gto
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/744—Gate-turn-off devices
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
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- H01L29/1012—Base regions of thyristors
- H01L29/102—Cathode base regions of thyristors
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- H01L29/1066—Gate region of field-effect devices with PN junction gate
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Description
【発明の詳細な説明】
〔技術分野〕
この発明は埋め込みゲート構造のゲートターン
オフサイリスタ(GTO)に関する。
オフサイリスタ(GTO)に関する。
近年、半導体装置の高効率化、小型化の要求が
強まるとともに、転流回路を必要とするサイリス
タに代わつて自己消弧形半導体素子が注目される
ようになつて来た。それら素子の中でもGTOは
高耐圧化、大電流化が他の素子より容易である関
係から、最近実用化が進展している。蒸気GTO
はゲート構造から、表面ゲートGTOと埋め込み
ゲートGTOに大別できる。前者の表面ゲート
GTOでは入り組んだ形状のゲート電極が素子表
面に露出しているのに対して後者の埋め込みゲー
トGTOではゲートとして用いるP++高濃度拡散
層(埋め込みゲート)がエピタキシヤル成長によ
りPベース中に埋め込まれている構造になつてい
る。(後述する第5図にその構成を示す。)特に後
者の埋め込みゲートGTOではエピタキシヤル成
長層の不純物濃度を下げてP-層とすれば、前者
の表面ゲートGTOに比較してカソードエミツタ
接合のプレークダウン電圧を大幅に増大させるこ
とができる。このため、埋め込みゲートGTOで
はターンオフに際してゲート、カソード間に大き
な逆電圧を印加させてターンオフ特性の向上を図
ることができる。このターンオフ特性を改善する
手段としては上記の他にゲート構造を微細化する
ことが考えられるけれども、表面ゲートGTOで
は表面凹凸加工技術や信頼性に問題があるのに対
して、埋め込みゲートGTOでは大変容易となる
利点がある。
強まるとともに、転流回路を必要とするサイリス
タに代わつて自己消弧形半導体素子が注目される
ようになつて来た。それら素子の中でもGTOは
高耐圧化、大電流化が他の素子より容易である関
係から、最近実用化が進展している。蒸気GTO
はゲート構造から、表面ゲートGTOと埋め込み
ゲートGTOに大別できる。前者の表面ゲート
GTOでは入り組んだ形状のゲート電極が素子表
面に露出しているのに対して後者の埋め込みゲー
トGTOではゲートとして用いるP++高濃度拡散
層(埋め込みゲート)がエピタキシヤル成長によ
りPベース中に埋め込まれている構造になつてい
る。(後述する第5図にその構成を示す。)特に後
者の埋め込みゲートGTOではエピタキシヤル成
長層の不純物濃度を下げてP-層とすれば、前者
の表面ゲートGTOに比較してカソードエミツタ
接合のプレークダウン電圧を大幅に増大させるこ
とができる。このため、埋め込みゲートGTOで
はターンオフに際してゲート、カソード間に大き
な逆電圧を印加させてターンオフ特性の向上を図
ることができる。このターンオフ特性を改善する
手段としては上記の他にゲート構造を微細化する
ことが考えられるけれども、表面ゲートGTOで
は表面凹凸加工技術や信頼性に問題があるのに対
して、埋め込みゲートGTOでは大変容易となる
利点がある。
上述のような特徴がある埋め込みグートGTO
ではP++層の不純物濃度を大きく、またシート抵
抗を小さくして埋め込みゲートの抵抗を低減させ
ると、大きなゲート電流を引き出すことができる
ためにターンオフ特性の向上を図ることが知られ
ている。しかし、埋め込みゲートの抵抗を著しく
低減させると、P++層からの結晶欠陥発生が無視
できなくなる。上記欠陥はNベースおよびPベー
ス中の少数キヤリアのライフタイムを短くするた
め、素子内、素子間での特性ばらつきの原因を引
き起す。実験によれば、特にNベース中に拡がつ
た欠陥が重要であることが判明した。第6図と第
7図にNベース欠陥密度とNベース中の少数キヤ
リアのライフタイムとの関係およびNベース欠陥
密度とオン電圧との関係特性図を示す。なお、こ
の特性図を得るために用いた実験サンプルはライ
フタイムキラーとして金を拡散させたが、このと
きの温度と時間は第6図ものは760℃、1時間、
第7図ものは800℃、30分間であつた。また、実
験時の電流密度Jは、J=350A/cm2であつた。
ではP++層の不純物濃度を大きく、またシート抵
抗を小さくして埋め込みゲートの抵抗を低減させ
ると、大きなゲート電流を引き出すことができる
ためにターンオフ特性の向上を図ることが知られ
ている。しかし、埋め込みゲートの抵抗を著しく
低減させると、P++層からの結晶欠陥発生が無視
できなくなる。上記欠陥はNベースおよびPベー
ス中の少数キヤリアのライフタイムを短くするた
め、素子内、素子間での特性ばらつきの原因を引
き起す。実験によれば、特にNベース中に拡がつ
た欠陥が重要であることが判明した。第6図と第
7図にNベース欠陥密度とNベース中の少数キヤ
リアのライフタイムとの関係およびNベース欠陥
密度とオン電圧との関係特性図を示す。なお、こ
の特性図を得るために用いた実験サンプルはライ
フタイムキラーとして金を拡散させたが、このと
きの温度と時間は第6図ものは760℃、1時間、
第7図ものは800℃、30分間であつた。また、実
験時の電流密度Jは、J=350A/cm2であつた。
次にシリコンSiの(111)面を使用した埋め込
みゲートGTOでのスペース欠陥布について述べ
る。まず、第5図について簡単に述べるに、Aは
アノード電極、Kはカソード電極、Gはゲート電
極、P++は高濃度拡散層、P-はエピタキシヤル成
長層、CHはチヤネル、P,Nは半導体である。
みゲートGTOでのスペース欠陥布について述べ
る。まず、第5図について簡単に述べるに、Aは
アノード電極、Kはカソード電極、Gはゲート電
極、P++は高濃度拡散層、P-はエピタキシヤル成
長層、CHはチヤネル、P,Nは半導体である。
このように構成された埋め込みゲートGTOの
Nエースだけを取り出し、ジルトルエツチ液で結
晶欠陥を顕在化させ、アノード側から欠陥分布を
観察したものを第8図に示す。第8図から明らか
のようにアノード側からの欠陥観察では欠陥分布
に規則性が規則性が認められる。すなわち、第8
図において、WAはウエーハ、また図中斜線領域
は他の領域よりも欠陥密度の大きい領域で60゜毎
にそれが出現する。この領域ではP++層からNベ
ース深さ方向に欠陥が拡がりやすく、観察される
欠陥はNベースを貫通している。また、この領域
ではチヤンネルの長さ方向が〔011〕、〔110〕、
〔101〕のどれかと平行または略平行である。こ
のように、全円で放射状にチヤネルを形成した場
合、60゜毎に欠陥が拡がりやすい領域があるのは
(111)面特有の現象である。この欠陥が結晶構造
や(111)面に沿つて拡がりやすいというのは欠
陥自身の性質によるものである。
Nエースだけを取り出し、ジルトルエツチ液で結
晶欠陥を顕在化させ、アノード側から欠陥分布を
観察したものを第8図に示す。第8図から明らか
のようにアノード側からの欠陥観察では欠陥分布
に規則性が規則性が認められる。すなわち、第8
図において、WAはウエーハ、また図中斜線領域
は他の領域よりも欠陥密度の大きい領域で60゜毎
にそれが出現する。この領域ではP++層からNベ
ース深さ方向に欠陥が拡がりやすく、観察される
欠陥はNベースを貫通している。また、この領域
ではチヤンネルの長さ方向が〔011〕、〔110〕、
〔101〕のどれかと平行または略平行である。こ
のように、全円で放射状にチヤネルを形成した場
合、60゜毎に欠陥が拡がりやすい領域があるのは
(111)面特有の現象である。この欠陥が結晶構造
や(111)面に沿つて拡がりやすいというのは欠
陥自身の性質によるものである。
第9図は実験に使用したP++層(埋め込みゲー
ト)の形状を示す構成図で、上述したようにチヤ
ネルは全円で放射状に形成されている。なお、N
ベース中の欠陥は大部分がP++層に起因するた
め、Nベース内部ではカソード側の方がアノード
側よりも欠陥が多い。欠陥がNベース中に拡がり
やすいこれらの領域では、欠陥の横方向の拡がり
も大きく、チヤネル内に多数と欠陥が侵入してい
る。これらの欠陥はNベース中の少数キヤリアの
ライフタイムを短くするため、上記の領域では、
他に較べてオン電圧が大きいなどの異常特性を示
す。これは素子間、素子内特性のばらつきの原因
となる。特にGTOでは可制御電流増大の観点な
どから、素子内特性分布に高度の均一性が要求さ
れており、以上の現象は素子特性改善の重大な障
害となつていた。また、上記領域間でも、プロセ
ス条件やウエーハの履歴により欠陥密度の異なる
ことが多く、対策を一層困難にしていた。
ト)の形状を示す構成図で、上述したようにチヤ
ネルは全円で放射状に形成されている。なお、N
ベース中の欠陥は大部分がP++層に起因するた
め、Nベース内部ではカソード側の方がアノード
側よりも欠陥が多い。欠陥がNベース中に拡がり
やすいこれらの領域では、欠陥の横方向の拡がり
も大きく、チヤネル内に多数と欠陥が侵入してい
る。これらの欠陥はNベース中の少数キヤリアの
ライフタイムを短くするため、上記の領域では、
他に較べてオン電圧が大きいなどの異常特性を示
す。これは素子間、素子内特性のばらつきの原因
となる。特にGTOでは可制御電流増大の観点な
どから、素子内特性分布に高度の均一性が要求さ
れており、以上の現象は素子特性改善の重大な障
害となつていた。また、上記領域間でも、プロセ
ス条件やウエーハの履歴により欠陥密度の異なる
ことが多く、対策を一層困難にしていた。
この発明は上記の事情に鑑みてされたもので、
Nベース中の欠陥分布を考慮し、欠陥によつて素
子特性に与える影響を最小にするチヤネルを形成
したゲートターンオフサイリスタを提供すること
を目的とする、 〔発明の概要〕 この発明は上記の目的を達成するために、チヤ
ネルの長さ方向を<211>方向と平行または略平
行に形成した構成にある。
Nベース中の欠陥分布を考慮し、欠陥によつて素
子特性に与える影響を最小にするチヤネルを形成
したゲートターンオフサイリスタを提供すること
を目的とする、 〔発明の概要〕 この発明は上記の目的を達成するために、チヤ
ネルの長さ方向を<211>方向と平行または略平
行に形成した構成にある。
以下図面を参照してこの発明の一実施例を説明
する。
する。
第1図において、CHはチヤネル、P++は埋め
込みゲートで、この第1図は1方向に全チヤネル
CHを長さが<211>方向と平行または略平行と
なるように形成したものである。このように<
211>の1方向に全チヤネルCHを平行に形成し
たGTOと、チヤネルの長さ方向を<110>の1方
向にしたGTOの素子特性について実験した結果
を以下に述べる。
込みゲートで、この第1図は1方向に全チヤネル
CHを長さが<211>方向と平行または略平行と
なるように形成したものである。このように<
211>の1方向に全チヤネルCHを平行に形成し
たGTOと、チヤネルの長さ方向を<110>の1方
向にしたGTOの素子特性について実験した結果
を以下に述べる。
なお、実験に使用したGTOのチヤネル数は5
本で、かつこの発明により形成したものと、チヤ
ネルの長さ方向を<110>の1方向に形成した
GTOを各々10個使用した。実験結果を第2図に
示す。この第2図において、線分Aと線分Bとで
囲まれる範囲がこの発明によるもので、線分Aと
線分Cとで囲まれる範囲がチヤネルの長さ方向を
<110>の1方向に形成したGTOのオン電圧のば
らつきを示す。この第2図から明らかのようにこ
の発明によるものはチヤネル長さ方向を<110>
の1方向に形成したGTOによりものに比較して
素子間オン電圧のばらつきが約1/5に減少する。
本で、かつこの発明により形成したものと、チヤ
ネルの長さ方向を<110>の1方向に形成した
GTOを各々10個使用した。実験結果を第2図に
示す。この第2図において、線分Aと線分Bとで
囲まれる範囲がこの発明によるもので、線分Aと
線分Cとで囲まれる範囲がチヤネルの長さ方向を
<110>の1方向に形成したGTOのオン電圧のば
らつきを示す。この第2図から明らかのようにこ
の発明によるものはチヤネル長さ方向を<110>
の1方向に形成したGTOによりものに比較して
素子間オン電圧のばらつきが約1/5に減少する。
第3図は3方向にチヤネルCHを組み合せてそ
れらを平行または略平行に形成した実施例で、こ
の第3図のように<211>の方向を3方向にする
とGTOにおいてはゲート引き出し抵抗の面内バ
ランスが良くなる。この第3図のようにチヤネル
CHを3方向に形成したGTOと、従来の放射状チ
ヤネル形成のものとの実験による素子特性差を比
較すると次のようになつた。すなわち、この第3
図による実施例のものが、従来よりも素子間オン
電圧のばらつきが約1/3に減少するとともに可制
御電流を約2割も増大させることができる。
れらを平行または略平行に形成した実施例で、こ
の第3図のように<211>の方向を3方向にする
とGTOにおいてはゲート引き出し抵抗の面内バ
ランスが良くなる。この第3図のようにチヤネル
CHを3方向に形成したGTOと、従来の放射状チ
ヤネル形成のものとの実験による素子特性差を比
較すると次のようになつた。すなわち、この第3
図による実施例のものが、従来よりも素子間オン
電圧のばらつきが約1/3に減少するとともに可制
御電流を約2割も増大させることができる。
また、この第3図の実施例によつて形成した
GTOのNベース中の欠陥を前述の方法で観察し
た結果アノード側から見た場合、従来の放射状チ
ヤネル形成によるものでは埋め込みゲートパター
ン領域内に多数の欠陥が出現し、かつ実験した素
子によつて各々欠陥密度にばらつきがあつたのに
対して、この実験例による<211>方向チヤネル
形成のものはほとんど欠陥が出現しなかつた。こ
のことは特性評価結果と一致する。
GTOのNベース中の欠陥を前述の方法で観察し
た結果アノード側から見た場合、従来の放射状チ
ヤネル形成によるものでは埋め込みゲートパター
ン領域内に多数の欠陥が出現し、かつ実験した素
子によつて各々欠陥密度にばらつきがあつたのに
対して、この実験例による<211>方向チヤネル
形成のものはほとんど欠陥が出現しなかつた。こ
のことは特性評価結果と一致する。
上述のことからこの発明によるGTOのみなら
ず結晶欠陥が特性に与える影響を低減させる手段
として{111}面を用いる他のデバイスにも適用
できる。また、結晶構造から考えて、単に{111}
ウエーハだけでなく、他の面で切り出したウエー
ハにも上述のことが適用できる。
ず結晶欠陥が特性に与える影響を低減させる手段
として{111}面を用いる他のデバイスにも適用
できる。また、結晶構造から考えて、単に{111}
ウエーハだけでなく、他の面で切り出したウエー
ハにも上述のことが適用できる。
以上をまとめて表現するとこの発明では
{n11}ウエーハについて、(n=0、1、2、3
…)、チヤネルの長さ方向が<2nn>方向と平行
または略平行となるようにチヤネルを形成するこ
とにある。
{n11}ウエーハについて、(n=0、1、2、3
…)、チヤネルの長さ方向が<2nn>方向と平行
または略平行となるようにチヤネルを形成するこ
とにある。
上記各実施例ではチヤネルCHをリング状の領
域に形成する以外にも第4図に示すように四角形
の領域に形成するようにしてもよい。また、上記
実施例では埋め込みゲートをPベース内に埋め込
んだGTOについて述べて来たが、Nベース中に
埋め込んでもよい、更に、GTO以外に制御層を
層内に埋込んだ静電誘導型トランジスタ(SIT)
あるいはサイリスタ(SITHY)、FET等にも適
用しても同じ効果が得られる。
域に形成する以外にも第4図に示すように四角形
の領域に形成するようにしてもよい。また、上記
実施例では埋め込みゲートをPベース内に埋め込
んだGTOについて述べて来たが、Nベース中に
埋め込んでもよい、更に、GTO以外に制御層を
層内に埋込んだ静電誘導型トランジスタ(SIT)
あるいはサイリスタ(SITHY)、FET等にも適
用しても同じ効果が得られる。
以上述べたように、この発明によれば、チヤネ
ルの長さ方向を<2nn>方向(n=0、1、2、
3…)と平行または略平行に形成したので、面内
での欠陥密度を大幅に低減でくるとともにそのば
らつきも小さくできるようになり、これによつて
各素子間のオン電圧のばらつきを小さくできると
ともに可制御電流を2割増大させる利点がある。
ルの長さ方向を<2nn>方向(n=0、1、2、
3…)と平行または略平行に形成したので、面内
での欠陥密度を大幅に低減でくるとともにそのば
らつきも小さくできるようになり、これによつて
各素子間のオン電圧のばらつきを小さくできると
ともに可制御電流を2割増大させる利点がある。
第1図はこの発明の一実施例を示す構成説明
図、第2図はこの発明によるGTOと従来例の
GTOとの実験結果を示すオン電圧ばらつき範囲
の特性図、第3図および第4図はこの発明の他の
実施例を示す構成説明図、第5図は従来の埋め込
みゲートGTOの断面図、第6図および第7図は
ライフタイムキラーとして金を拡散させた場合の
欠陥密度を示す特性図、第8図はアノード側から
の欠陥観察を示す説明図、第9図はP++層の形状
を示す構成図である。 CH……チヤネル、P++……高濃度拡散層。
図、第2図はこの発明によるGTOと従来例の
GTOとの実験結果を示すオン電圧ばらつき範囲
の特性図、第3図および第4図はこの発明の他の
実施例を示す構成説明図、第5図は従来の埋め込
みゲートGTOの断面図、第6図および第7図は
ライフタイムキラーとして金を拡散させた場合の
欠陥密度を示す特性図、第8図はアノード側から
の欠陥観察を示す説明図、第9図はP++層の形状
を示す構成図である。 CH……チヤネル、P++……高濃度拡散層。
Claims (1)
- 1 {n11}面(n=0、1、2、3…)のウエ
ーハを用いる埋め込みゲートを有するゲートター
ンオフサイリスタにおいて、チヤネルの長さ方向
を<2nn>方向(n=0、1、2、3…)と平行
または略平行に形成したことを特徴とするゲート
ターンオフサイリスタ。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59109164A JPS60253269A (ja) | 1984-05-29 | 1984-05-29 | ゲ−トタ−ンオフサイリスタ |
DE8585105410T DE3585302D1 (de) | 1984-05-29 | 1985-05-03 | Halbleiterschalteranordnung mit einer vergrabenen gate-struktur. |
EP85105410A EP0165419B1 (en) | 1984-05-29 | 1985-05-03 | Buried-gate structure-type semiconductor switching device |
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