JPS59193621A - デジタル−アナログ変換回路 - Google Patents
デジタル−アナログ変換回路Info
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- JPS59193621A JPS59193621A JP58068082A JP6808283A JPS59193621A JP S59193621 A JPS59193621 A JP S59193621A JP 58068082 A JP58068082 A JP 58068082A JP 6808283 A JP6808283 A JP 6808283A JP S59193621 A JPS59193621 A JP S59193621A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/74—Simultaneous conversion
- H03M1/80—Simultaneous conversion using weighted impedances
- H03M1/808—Simultaneous conversion using weighted impedances using resistors
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- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
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- H03M1/34—Analogue value compared with reference values
- H03M1/36—Analogue value compared with reference values simultaneously only, i.e. parallel type
- H03M1/361—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type
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- H03M1/365—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type the reference values being generated by a resistive voltage divider the voltage divider being a single resistor string
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、半導体集積回路で構成した逐次比較形アナロ
グーデジタル変換器に適するデジタル−アナログ変換回
路に関する。
グーデジタル変換器に適するデジタル−アナログ変換回
路に関する。
たとえば逐次比較形アナログーデジタル変換器ではデジ
タル信号に応じて比較基準となるアナログ信号を発生す
るデジタル−アナログ（以下Ｄ／Ａと略称する）変換回
路を必要とする。第１図は従来のこの種のＤ／Ａ変換回
路の一例を示すブロック図で半導体集積回路化に適した
ストリング抵抗方式のものである。図中Ｖは基葦電圧源
で基準電圧Ｖｒｅｆを出力し、ｎ個の抵抗ｒ１〜ｒｎを
直列に、ストリング状に接続した直列回路の両端に印訓
するようにしている。そして各抵抗ｒ１〜ｒｎによる分
圧電圧Ｖｏ−ｖｎをスイッチＳ ｏ”” Ｓｎを介して
アナログ出力端子ＡＯＵＴに接続している。そして上記
スイッチ５ｏ−８ｎを外部から与えられるデジタル入力
Ｄｉｎに応じて単一スイッチ選択論理回路ＳＥＬにより
選択的にオンさせるようにしている。したがって、上記
スイッチ５ｏ−８ｎはデジタル入力Ｄｉｎの内容に個個
に対応することになシデジタル入力Ｄｉｎのビット数の
増加とともに回路規模も飛躍的に太きくな９、半導体集
積回路ではチップ面積の増大は避けられなかった。すな
わち冗長のない場合、デジタル入力Ｄｉｎ８ビットでは
スイッチ数は２５６個、９ビツトではスイッチ数は５１
２個、さらに１０ビツトではスイッチ数は１０２１ｆｌ
となシデジタル入力Ｊｎのど、ト数を増加すると必要な
スイッチ数は著るしく大きくなる。
タル信号に応じて比較基準となるアナログ信号を発生す
るデジタル−アナログ（以下Ｄ／Ａと略称する）変換回
路を必要とする。第１図は従来のこの種のＤ／Ａ変換回
路の一例を示すブロック図で半導体集積回路化に適した
ストリング抵抗方式のものである。図中Ｖは基葦電圧源
で基準電圧Ｖｒｅｆを出力し、ｎ個の抵抗ｒ１〜ｒｎを
直列に、ストリング状に接続した直列回路の両端に印訓
するようにしている。そして各抵抗ｒ１〜ｒｎによる分
圧電圧Ｖｏ−ｖｎをスイッチＳ ｏ”” Ｓｎを介して
アナログ出力端子ＡＯＵＴに接続している。そして上記
スイッチ５ｏ−８ｎを外部から与えられるデジタル入力
Ｄｉｎに応じて単一スイッチ選択論理回路ＳＥＬにより
選択的にオンさせるようにしている。したがって、上記
スイッチ５ｏ−８ｎはデジタル入力Ｄｉｎの内容に個個
に対応することになシデジタル入力Ｄｉｎのビット数の
増加とともに回路規模も飛躍的に太きくな９、半導体集
積回路ではチップ面積の増大は避けられなかった。すな
わち冗長のない場合、デジタル入力Ｄｉｎ８ビットでは
スイッチ数は２５６個、９ビツトではスイッチ数は５１
２個、さらに１０ビツトではスイッチ数は１０２１ｆｌ
となシデジタル入力Ｊｎのど、ト数を増加すると必要な
スイッチ数は著るしく大きくなる。
しかして高精度のＤ／Ａ変換を行なうためにはデジタル
入力Ｄｉｎのビット数を多くする必要がちシ、それによ
って回路規模が著るしく増大し、チップ面積の増加によ
るコストの上昇、スイッチ数の増加による寄生容景の総
和の増大、それによるデジタル人力り、ｎの変化時のア
ナログ出力の変化の遅延、すなわちセトリングタイムの
増大等の機能低下を招く問題があった。
入力Ｄｉｎのビット数を多くする必要がちシ、それによ
って回路規模が著るしく増大し、チップ面積の増加によ
るコストの上昇、スイッチ数の増加による寄生容景の総
和の増大、それによるデジタル人力り、ｎの変化時のア
ナログ出力の変化の遅延、すなわちセトリングタイムの
増大等の機能低下を招く問題があった。
本発明は上記の事情に鑑みてなされたものでＭＯ８形半
導体集積回路に適し、デジタル入力のビット数を増加し
て高精度のアナログ変換を行なうようにしてもチップ面
積は小さくできしかもアナログ出力端子の寄生容量の増
加することなく高速動作全行なえるデジタル−アナログ
変換回路全提供することを目的とするものである。
導体集積回路に適し、デジタル入力のビット数を増加し
て高精度のアナログ変換を行なうようにしてもチップ面
積は小さくできしかもアナログ出力端子の寄生容量の増
加することなく高速動作全行なえるデジタル−アナログ
変換回路全提供することを目的とするものである。
すなわち本発明は、基準電圧をストリング状の抵抗で分
圧し、この分圧電圧をデジタル人力に応じて選択的にオ
ンするスイッチを介して出力するものに２いて上記デジ
タル入力の内容に応じて複数のスイッチを同時にオンさ
せることを特徴とするものである。
圧し、この分圧電圧をデジタル人力に応じて選択的にオ
ンするスイッチを介して出力するものに２いて上記デジ
タル入力の内容に応じて複数のスイッチを同時にオンさ
せることを特徴とするものである。
以下本発明の、一実施例を第１図と同一部分に面一符号
を付与して第２図に示すブロック図を参照して詳細に説
明する。なおこの実施例では８ビツトのデジタル入力Ｄ
ｉｎに対応する分圧電圧Ｖｏ−Ｖ２５６を９ビツトのデ
ジタル入力Ｄｉｎに対応してＤ／Ａ変換するものについ
て説明する。
を付与して第２図に示すブロック図を参照して詳細に説
明する。なおこの実施例では８ビツトのデジタル入力Ｄ
ｉｎに対応する分圧電圧Ｖｏ−Ｖ２５６を９ビツトのデ
ジタル入力Ｄｉｎに対応してＤ／Ａ変換するものについ
て説明する。
第２図において基準電圧源Ｖから出力する基準電圧Ｖｒ
ｅｆをストリング状に直列接続にした抵抗ｒ１〜ｒ２５
６の両端に印加し８ビツト分解能に対応した分圧電圧Ｖ
Ｏ”””Ｖ２５６を得る。そしてこの分圧電圧ｖｏ〜■
２５６をそれぞれスイッチＳＯ〜５２５６を介してアナ
ログ出力端子ＡＯＵＴに接続する。
ｅｆをストリング状に直列接続にした抵抗ｒ１〜ｒ２５
６の両端に印加し８ビツト分解能に対応した分圧電圧Ｖ
Ｏ”””Ｖ２５６を得る。そしてこの分圧電圧ｖｏ〜■
２５６をそれぞれスイッチＳＯ〜５２５６を介してアナ
ログ出力端子ＡＯＵＴに接続する。
そして上記各スイッチＳＯ〜８２５６はスイッチ制御卸
信号ＧＯ−０２５６によってオン、オフ制御を行なう。
信号ＧＯ−０２５６によってオン、オフ制御を行なう。
ここで上記各スイッチ制御信号ＧＯ〜Ｇ２５６は９ビツ
トのデジタル入力ＤＯ〜ＤＢのビット１乃至ピット９の
デジタル入力Ｄ１〜Ｄ８を与えられるスイッチ選択論理
回路ＳＥＬから出力される。このスイッチ選択論理回路
ＳＥＬ ｆ’ｊ ８ビツトのデジタル人力からその内容
に応じて２５６の出力の一つを態動状態とするデコーダ
である。そして各スイッチＳ ｏ ＝ ８２５６に対応
する８人力のアンドグー） Ａｎｄ ｏ〜Ａｎｄ ２５
６を設け、これらの各入力を各デジタル入力り。−ＤＢ
およびその反転信号り、％Ｄ、に選択的に接続するよう
にしている。そしてデジタル人力Ｄｉｎの最も軽いピッ
）Ｄｏをアンドグー） ＡＮＤ ｒ〜ＡＮＤ ２５６の
各一方の入力へ与え、この他方の入力へスイッチ選択論
理回路ＳＥＬの各アンドダートＡＨｄ Ｏ％ Ａｎｄ
２５５の出力をスイッチ選択信号ＡＯ〜Ａ２５５として
出力する。そして各アンドダートＡＮＤ １ ＝ ＡＮ
Ｄ ｚｓｓの出力をオアダートＯＲ，〜０−Ｒ２５６の
各一方の入力へ与え、この各他方の入力へスイッチ選択
論理回路ＳＥＬの各アンドグー） Ａｎｄ Ｏ−Ａｎ’
ｄ ａｓｓの出力を与えるようにしている。そして上記
各オア’ｆ −） ＯＲｔ〜０Ｒ２５５の出力によシ各
スイッチ８１〜５２５５へ与えてその接点をオン、オフ
制御するようにしている。またスイッチ選択論理回路Ｓ
ＥＬのアンドダートＡｎｄｏの出力をスイッチＳｏへ直
接に与えてその接点をオン、オフ制御する。また、アン
ドダートＡＮＤ ２５８の出力によって、スイッチ５２
５６の接点ｔオン、オフ制御するようにしている。しか
して上記各アンドグー） ＡＮＤ Ｈ〜ＡＮＤ ２５６
およびオアグー）ＯＲ１〜０Ｒ２５５からなる論理制御
回路ＲＣＬは８ビツトのデジタル入力Ｄ１〜Ｄ８に対［
７，２８個すなわち２５６個の抵抗ｒ１〜ｒ２５６から
なるストリング状の分圧回路からスイッチ８０”””５
２５６によシ特定の分圧電圧を選択するとともに、残シ
の１ビツトの拡張されたプ゛ノタル人力Ｄｏに対し、そ
の値に応じて選択されたスイッチに隣接する冒い分圧電
圧に対応するスイッチを同時にオンさせ、これら２個の
スイッチを介してそれぞれ取り出される分圧電圧の中間
電圧を得ることができるようにしている。したがって上
記実施例によれば８ビツト分Ｍ％ 能のストリング状の
直列抵抗およびスイッチを用いて、９ビツトのデジタル
入力の精度でアナログ変換を行なうことができる。そし
て、回路規模は８ビツト分解能のものとほぼ同等でよく
、第１図に示すような従来の回路構成による９ビツト分
解能のものに比してその規模は略半分にできる。
トのデジタル入力ＤＯ〜ＤＢのビット１乃至ピット９の
デジタル入力Ｄ１〜Ｄ８を与えられるスイッチ選択論理
回路ＳＥＬから出力される。このスイッチ選択論理回路
ＳＥＬ ｆ’ｊ ８ビツトのデジタル人力からその内容
に応じて２５６の出力の一つを態動状態とするデコーダ
である。そして各スイッチＳ ｏ ＝ ８２５６に対応
する８人力のアンドグー） Ａｎｄ ｏ〜Ａｎｄ ２５
６を設け、これらの各入力を各デジタル入力り。−ＤＢ
およびその反転信号り、％Ｄ、に選択的に接続するよう
にしている。そしてデジタル人力Ｄｉｎの最も軽いピッ
）Ｄｏをアンドグー） ＡＮＤ ｒ〜ＡＮＤ ２５６の
各一方の入力へ与え、この他方の入力へスイッチ選択論
理回路ＳＥＬの各アンドダートＡＨｄ Ｏ％ Ａｎｄ
２５５の出力をスイッチ選択信号ＡＯ〜Ａ２５５として
出力する。そして各アンドダートＡＮＤ １ ＝ ＡＮ
Ｄ ｚｓｓの出力をオアダートＯＲ，〜０−Ｒ２５６の
各一方の入力へ与え、この各他方の入力へスイッチ選択
論理回路ＳＥＬの各アンドグー） Ａｎｄ Ｏ−Ａｎ’
ｄ ａｓｓの出力を与えるようにしている。そして上記
各オア’ｆ −） ＯＲｔ〜０Ｒ２５５の出力によシ各
スイッチ８１〜５２５５へ与えてその接点をオン、オフ
制御するようにしている。またスイッチ選択論理回路Ｓ
ＥＬのアンドダートＡｎｄｏの出力をスイッチＳｏへ直
接に与えてその接点をオン、オフ制御する。また、アン
ドダートＡＮＤ ２５８の出力によって、スイッチ５２
５６の接点ｔオン、オフ制御するようにしている。しか
して上記各アンドグー） ＡＮＤ Ｈ〜ＡＮＤ ２５６
およびオアグー）ＯＲ１〜０Ｒ２５５からなる論理制御
回路ＲＣＬは８ビツトのデジタル入力Ｄ１〜Ｄ８に対［
７，２８個すなわち２５６個の抵抗ｒ１〜ｒ２５６から
なるストリング状の分圧回路からスイッチ８０”””５
２５６によシ特定の分圧電圧を選択するとともに、残シ
の１ビツトの拡張されたプ゛ノタル人力Ｄｏに対し、そ
の値に応じて選択されたスイッチに隣接する冒い分圧電
圧に対応するスイッチを同時にオンさせ、これら２個の
スイッチを介してそれぞれ取り出される分圧電圧の中間
電圧を得ることができるようにしている。したがって上
記実施例によれば８ビツト分Ｍ％ 能のストリング状の
直列抵抗およびスイッチを用いて、９ビツトのデジタル
入力の精度でアナログ変換を行なうことができる。そし
て、回路規模は８ビツト分解能のものとほぼ同等でよく
、第１図に示すような従来の回路構成による９ビツト分
解能のものに比してその規模は略半分にできる。
したがって、集積回路化する際にチップ面積の増加はほ
とんどなく、寸たスイッチ数も増加しないのでアナログ
出力端子の寄生容量の増加もなく、セトリングタイムを
短くでき高速動作を行なうことができる。
とんどなく、寸たスイッチ数も増加しないのでアナログ
出力端子の寄生容量の増加もなく、セトリングタイムを
短くでき高速動作を行なうことができる。
なお上記実施例では、スイッチＳｏ −Ｓｎは１個また
は２個が同時にオンすることになる。したがって各スイ
ッチ５ｏ−８ｎのオン抵抗はできるだけ同一抵抗値とな
るようにし、かつこの値全分圧電圧の最小単位を決める
抵抗の値よシも大きくする必要がある。
は２個が同時にオンすることになる。したがって各スイ
ッチ５ｏ−８ｎのオン抵抗はできるだけ同一抵抗値とな
るようにし、かつこの値全分圧電圧の最小単位を決める
抵抗の値よシも大きくする必要がある。
このようにすれば、デジタル入力り、〜Ｄ８は、たとえ
ばストレートバイナリコードで与えられるとすると、デ
ジタル値が１つずつ増大すす るにしたがって、□（最大電圧−基底電圧）９−１ の電圧をアナログ変換出力として得ることができる。す
なわちデジタル入力の上位８ビツトで決まる分圧電圧を
Ｖｎとし、これを取シ出すスイッチヲＳｎとし、このス
イッチＳｎをオンさせるスイッチ制御信号Ａｎが能動状
態にあるとする。ここでデジタル入力Ｄ１ｎの最下位ピ
ッ）Ｄｏの状態に応じて、これが非能動値であれば上記
スイッチＳｎだけをオンさせるようにスイッチ制御信号
Ｇｎが能動状態となシ、他のスイッチは全て、オフし、
分圧電圧Ｖｎが出力される。また上記最下位ビットＤｏ
の状態が能動値であれば、上記スイッチＳｎおよび隣接
する高い分圧電圧ｖｎ＋１に対応するスイッチＳｎ＋１
ｆ同時にオンさせるようにスイッチ制御信号Ｇｎ、Ｇ
ｎ＋１が能動状態になる。したがって、この場合、谷ス
イッチｓｏ〜５２５６のオン抵抗は含て弄しくその値ｆ
ｆ：Ｒとすればその状態は第３図に示すようになる。す
なわちここでも抵抗ｒｌ”ｒ２５６の値がスイッチｓ。
ばストレートバイナリコードで与えられるとすると、デ
ジタル値が１つずつ増大すす るにしたがって、□（最大電圧−基底電圧）９−１ の電圧をアナログ変換出力として得ることができる。す
なわちデジタル入力の上位８ビツトで決まる分圧電圧を
Ｖｎとし、これを取シ出すスイッチヲＳｎとし、このス
イッチＳｎをオンさせるスイッチ制御信号Ａｎが能動状
態にあるとする。ここでデジタル入力Ｄ１ｎの最下位ピ
ッ）Ｄｏの状態に応じて、これが非能動値であれば上記
スイッチＳｎだけをオンさせるようにスイッチ制御信号
Ｇｎが能動状態となシ、他のスイッチは全て、オフし、
分圧電圧Ｖｎが出力される。また上記最下位ビットＤｏ
の状態が能動値であれば、上記スイッチＳｎおよび隣接
する高い分圧電圧ｖｎ＋１に対応するスイッチＳｎ＋１
ｆ同時にオンさせるようにスイッチ制御信号Ｇｎ、Ｇ
ｎ＋１が能動状態になる。したがって、この場合、谷ス
イッチｓｏ〜５２５６のオン抵抗は含て弄しくその値ｆ
ｆ：Ｒとすればその状態は第３図に示すようになる。す
なわちここでも抵抗ｒｌ”ｒ２５６の値がスイッチｓ。
〜８２６６のオン抵抗値Ｒよシも充分に小さい条件ケ満
たし、かつ各分圧電圧ＶＯ”””Ｖ２５６間の最小単位
の差岨圧ｉｖとすれば第３・ｌに示すようにスイッチＳ
ｎ、Ｓｎ＋１が同時にオンとすると、アナログ出力端子
ＡＯＵＴの出力電圧ＶＯＵＴは、次の１）式で与えられ
る。
たし、かつ各分圧電圧ＶＯ”””Ｖ２５６間の最小単位
の差岨圧ｉｖとすれば第３・ｌに示すようにスイッチＳ
ｎ、Ｓｎ＋１が同時にオンとすると、アナログ出力端子
ＡＯＵＴの出力電圧ＶＯＵＴは、次の１）式で与えられ
る。
ＶＯＵＴ ＝ Ｖｙｌ ＋ Ｉ／／２ｖ −
１）すなわちこの状態では９ビ、ト分解能に対応する精
度で出力電圧ｖｏＵＴが得られたことになる。
１）すなわちこの状態では９ビ、ト分解能に対応する精
度で出力電圧ｖｏＵＴが得られたことになる。
ここで各抵抗ｒ １’〜ｒ２５６の値に対して各スイッ
チ５ｏ＝８２ｓ＋ｓのオン抵抗値Ｒを充分に大きくする
条件について考える。たとえばこのよりなり／Ａ変換器
を半導体基板上に構成する場合、拡散抵抗、ポリシリコ
ン抵抗、メタル抵抗、薄膜抵抗等を用いることになるが
、分圧回路の抵抗ｒの抵抗値は０．１Ω〜１００Ω程腿
でよい。またこの場合、スイッチＳｏ”５２Ｓ６をＭＯ
Ｓ−ＦＥＴスイッチで構成すると、通電の素子寸法でそ
のオン抵抗は１にΩ〜１００にΩ程度であり上述の条件
を十分に満足させることができる。
チ５ｏ＝８２ｓ＋ｓのオン抵抗値Ｒを充分に大きくする
条件について考える。たとえばこのよりなり／Ａ変換器
を半導体基板上に構成する場合、拡散抵抗、ポリシリコ
ン抵抗、メタル抵抗、薄膜抵抗等を用いることになるが
、分圧回路の抵抗ｒの抵抗値は０．１Ω〜１００Ω程腿
でよい。またこの場合、スイッチＳｏ”５２Ｓ６をＭＯ
Ｓ−ＦＥＴスイッチで構成すると、通電の素子寸法でそ
のオン抵抗は１にΩ〜１００にΩ程度であり上述の条件
を十分に満足させることができる。
なお本発明は上記実施例に限定されるものではなく、上
記実施例では８ビツト分解能の回路構成に対して１ビツ
トを拡張して９ビツトの分解能を得るようにしているが
複数ビットを拡張してもよいことは勿論で必る。第４図
は拡張ビットとして２ビツトＥＸＴ １．ＥＸＴ ２を
設けた構成を示すブロック図である。すなわちこの場合
、各スイッチＳに制御回路Ｇを有する論理制御回路ＲＣ
Ｌはスイッチ選択信号Ａと、拡張ビットＥＸＴ １．
ＥＸＴ ｚの内容に応じてオンすべきスイッチＳを選択
する。すなわち、拡張ビットＥＸＴ 、 、 ＥＸＴ
２の信号は第４図に示すようにオアゲートηＲ１アン
ドｒ−トＡＮＤおよびインバータＩＮＶからなる論理回
路へ入力され次表に示すように出力ラインＬｌ 、Ｌ
２ ＋ １−３に制御する。
記実施例では８ビツト分解能の回路構成に対して１ビツ
トを拡張して９ビツトの分解能を得るようにしているが
複数ビットを拡張してもよいことは勿論で必る。第４図
は拡張ビットとして２ビツトＥＸＴ １．ＥＸＴ ２を
設けた構成を示すブロック図である。すなわちこの場合
、各スイッチＳに制御回路Ｇを有する論理制御回路ＲＣ
Ｌはスイッチ選択信号Ａと、拡張ビットＥＸＴ １．
ＥＸＴ ｚの内容に応じてオンすべきスイッチＳを選択
する。すなわち、拡張ビットＥＸＴ 、 、 ＥＸＴ
２の信号は第４図に示すようにオアゲートηＲ１アン
ドｒ−トＡＮＤおよびインバータＩＮＶからなる論理回
路へ入力され次表に示すように出力ラインＬｌ 、Ｌ
２ ＋ １−３に制御する。
表
そして、上記出力ラインｌ−１＋ ｔ２ ＋ ｔ３″
３よびスイッチ選択論理回１＠ ＳＥＬのスイッチ選択
信号Ａを与え゛られる制何１回路Ｇは、たとえば第５図
に示すような構成とすればよい・すなわち５個のアンド
ダートＡＮＤの谷一方の入カヘスイ。
３よびスイッチ選択論理回１＠ ＳＥＬのスイッチ選択
信号Ａを与え゛られる制何１回路Ｇは、たとえば第５図
に示すような構成とすればよい・すなわち５個のアンド
ダートＡＮＤの谷一方の入カヘスイ。
チ選択信号Ａｎ−３＋ Ａｎ−２＋ Ａ、−１１Ａｎ＋
１およびＡｎ＋２をそれぞれ与える。ま７ヒ上記アンド
グ〜トＡＮｂの各他方の入力へそれぞれ出力ラインｔ２
゜ｔ３ ＋ ｔｌ ＋ １２およびｔ３をそれぞれ接続
する。ぞして各アンドグー） ＡＮＤの出力およびスイ
ッチ選択信号Ａｎを６人力のオアｒ −トＯＲへ与えて
その論理和を得、この出力をスイッチ制御信号Ｇとして
対応するスイッチへ与えるようにすればよい。
１およびＡｎ＋２をそれぞれ与える。ま７ヒ上記アンド
グ〜トＡＮｂの各他方の入力へそれぞれ出力ラインｔ２
゜ｔ３ ＋ ｔｌ ＋ １２およびｔ３をそれぞれ接続
する。ぞして各アンドグー） ＡＮＤの出力およびスイ
ッチ選択信号Ａｎを６人力のオアｒ −トＯＲへ与えて
その論理和を得、この出力をスイッチ制御信号Ｇとして
対応するスイッチへ与えるようにすればよい。
このようにすれば第６図に示す拡張ビットの内容とそれ
による等価回路およびその出力電圧を示す図のようにな
る。すなわち拡張ビットＥＸＴ Ｉ 、 ＥＸＴ ２
の値がｔ Ｏｕ ｔ％ ＯＩＩであれば対応するスイッ
チＳｎのみがオンし、出力電圧ｖｎが得られる。また拡
張、ビットＥＸＴ、 、 ＥＸＴ２の値がＩＩ ＯＩ
Ｉ ＩＩ １７＋であれば対応するスイッチＳｎ１隣接
する高い電位側のスイッチＳｎ＋１ 、Ｓｎ＋２および
低い電位側のスイッチ５ｎ−２がそれぞれオンし、出力
電圧ｖｎ＋ｖ／４が得られる。同様に拡張ビットＥＸＴ
＋ 、 ＥＸＴ ２の値が１″′°１０”であれば
フイ、ソチＳｎ・Ｓｎ＋１の２個がオンし出力電圧Ｖｎ
十ｖ／２が得られる。さらに拡張ピッ’ｔＦ、ＸＴＩ。
による等価回路およびその出力電圧を示す図のようにな
る。すなわち拡張ビットＥＸＴ Ｉ 、 ＥＸＴ ２
の値がｔ Ｏｕ ｔ％ ＯＩＩであれば対応するスイッ
チＳｎのみがオンし、出力電圧ｖｎが得られる。また拡
張、ビットＥＸＴ、 、 ＥＸＴ２の値がＩＩ ＯＩ
Ｉ ＩＩ １７＋であれば対応するスイッチＳｎ１隣接
する高い電位側のスイッチＳｎ＋１ 、Ｓｎ＋２および
低い電位側のスイッチ５ｎ−２がそれぞれオンし、出力
電圧ｖｎ＋ｖ／４が得られる。同様に拡張ビットＥＸＴ
＋ 、 ＥＸＴ ２の値が１″′°１０”であれば
フイ、ソチＳｎ・Ｓｎ＋１の２個がオンし出力電圧Ｖｎ
十ｖ／２が得られる。さらに拡張ピッ’ｔＦ、ＸＴＩ。
ＥＸＴ ２の値がｔｏ １ｒｐ ｕｔ １”であればス
イッチ５Ｈ−１＋ Ｓｎ＋ ＳＨ＋１ ＋ Ｓｎ＋３の
４個がオンし、出力電圧ｖｎ＋３／４ｖを得ることがで
きる。
イッチ５Ｈ−１＋ Ｓｎ＋ ＳＨ＋１ ＋ Ｓｎ＋３の
４個がオンし、出力電圧ｖｎ＋３／４ｖを得ることがで
きる。
すなわちこの場合、分圧回路の抵抗ｒｌ〜ｒ２５６の抵
抗値ｒは各スイッチＳ ｏ ＝ ８２５６のオン抵抗Ｒ
との間にｒ ＜ Ｒの関係にある。したがって、オンし
たスイッチの各タラｆ ％圧は見かけ上、電圧源とみな
すことができる。ここで出力電圧ＶＯＵＴ ＝ Ｖｎ＋
ｖ／４におけるオンしているスイッチ５ｎ−２・Ｓｎ
・Ｓｎ＋１ ・Ｓｎ＋２でらる。した妙よって、上記各
タップ電圧は、Ｖｎ−２ｖ、ｖｎ。
抗値ｒは各スイッチＳ ｏ ＝ ８２５６のオン抵抗Ｒ
との間にｒ ＜ Ｒの関係にある。したがって、オンし
たスイッチの各タラｆ ％圧は見かけ上、電圧源とみな
すことができる。ここで出力電圧ＶＯＵＴ ＝ Ｖｎ＋
ｖ／４におけるオンしているスイッチ５ｎ−２・Ｓｎ
・Ｓｎ＋１ ・Ｓｎ＋２でらる。した妙よって、上記各
タップ電圧は、Ｖｎ−２ｖ、ｖｎ。
Ｖｎ＋ｖ 、 Ｖｎ＋２ ｖである。したがって、キル
ヒホツフの定理によシアナログ出力ＡＯＵＴにおかる電
流総和はゼロに等しく次の′２）式が成立する。
ヒホツフの定理によシアナログ出力ＡＯＵＴにおかる電
流総和はゼロに等しく次の′２）式が成立する。
したがって出力電圧ＶｏｕＴ＝ Ｖｎ＋ ｖ／４となる
。
。
以上のように本発明によればデジタル入力のビット数に
比して小さな回路規模にでき、高精度のアナログ変換を
行なうものでもチップ面積を小さくでき、しかもアナロ
グ出力端子の寄生容量も増加せず、それによって高速動
作を行なうことができるデジタル−アナログ変換回路を
提供することができる。
比して小さな回路規模にでき、高精度のアナログ変換を
行なうものでもチップ面積を小さくでき、しかもアナロ
グ出力端子の寄生容量も増加せず、それによって高速動
作を行なうことができるデジタル−アナログ変換回路を
提供することができる。
第１図は従来の脇変換器の一例を示すブロック図、第２
図は本発明の一実施例金示すグロック図、第３図は上記
実施例の動作を説明する回路図、第４図は本発明の他の
実施例の要部を示す回路図、第５図は第４図の制御回路
を示すブロック図、第６図は第５図に示す制御回路の動
作を説明する図である。 ■・・・基準電圧源、ｒ、１＋ｒ２・・・ｒ２５６・・
・抵抗（分圧回路）、Ｓｏ・・・５２５６・・・スイッ
チ、ＳＥＬ・・・スイッチ選択論理回路、ＲＣＬ・・・
論理制御回路。 出願人代理人 弁理士 鈴 江 武 彦ｓ ３ 図 第 ４ 図
図は本発明の一実施例金示すグロック図、第３図は上記
実施例の動作を説明する回路図、第４図は本発明の他の
実施例の要部を示す回路図、第５図は第４図の制御回路
を示すブロック図、第６図は第５図に示す制御回路の動
作を説明する図である。 ■・・・基準電圧源、ｒ、１＋ｒ２・・・ｒ２５６・・
・抵抗（分圧回路）、Ｓｏ・・・５２５６・・・スイッ
チ、ＳＥＬ・・・スイッチ選択論理回路、ＲＣＬ・・・
論理制御回路。 出願人代理人 弁理士 鈴 江 武 彦ｓ ３ 図 第 ４ 図
Claims (1)
- 複数の抵抗を直列に接続した分圧回路と、この分圧回路
の各分圧電圧をアナログ出力として取り出す複数のスイ
ッチと、この複数のスイッチを外部から与えられるデジ
タル入力に応じて１個だけを選択するスイッチ選択信号
を出力するスイッチ選択論理回路と、このスイッチ選択
論理回路のスイッチ選択信号と、上記デジタル入力の拡
張ビットの信号とを与えられ１個または複数個のスイッ
チを同時にオンさせる論理制御回路とを具備するデジタ
ル−アナログ変換回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58068082A JPS59193621A (ja) | 1983-04-18 | 1983-04-18 | デジタル−アナログ変換回路 |
| DE8484104115T DE3483790D1 (de) | 1983-04-18 | 1984-04-12 | Digitalanalogwandler. |
| EP84104115A EP0123222B1 (en) | 1983-04-18 | 1984-04-12 | Digital-to-analog converter |
| US06/601,247 US4665381A (en) | 1983-04-18 | 1984-04-17 | Digital-to-analog converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58068082A JPS59193621A (ja) | 1983-04-18 | 1983-04-18 | デジタル−アナログ変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59193621A true JPS59193621A (ja) | 1984-11-02 |
| JPH0519848B2 JPH0519848B2 (ja) | 1993-03-17 |
Family
ID=13363467
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58068082A Granted JPS59193621A (ja) | 1983-04-18 | 1983-04-18 | デジタル−アナログ変換回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4665381A (ja) |
| EP (1) | EP0123222B1 (ja) |
| JP (1) | JPS59193621A (ja) |
| DE (1) | DE3483790D1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS6392130A (ja) * | 1986-10-07 | 1988-04-22 | Matsushita Electric Ind Co Ltd | ディジタル−アナログ変換装置 |
| KR101323197B1 (ko) * | 2006-06-13 | 2013-10-30 | 페어차일드코리아반도체 주식회사 | 디지털 소프트 스타트 회로를 이용한 컨버터 |
| JP2015015572A (ja) * | 2013-07-04 | 2015-01-22 | 日本電気株式会社 | 発振回路、発振装置および発振方法 |
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| DE3781277D1 (de) * | 1987-10-09 | 1992-09-24 | Ibm | Geraet zur aufloesungsausdehnung eines n-bit-ohmschen digital-analog-umsetzers in einen (n+p)-bit-digital-analog-umsetzer. |
| GB8803431D0 (en) * | 1988-02-15 | 1988-03-16 | Gen Electric Co Plc | Digital to analogue convertors |
| GB8830283D0 (en) * | 1988-12-28 | 1989-02-22 | Astec Int Ltd | Variable resistors |
| US4896157A (en) * | 1989-01-17 | 1990-01-23 | Motorola, Inc. | Digital to analog converter having single resistive string with shiftable voltage thereacross |
| KR930009431B1 (ko) * | 1991-12-31 | 1993-10-04 | 현대전자산업주식회사 | 2차원 대칭적 온도계형 매트릭스 디코더의 디지탈/아날로그 변환기 |
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| JPS59152720A (ja) * | 1983-02-19 | 1984-08-31 | Sony Corp | デジタルアナログ変換回路 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| DE2011056B2 (de) * | 1970-03-09 | 1971-12-16 | Krone Gmbh, 1000 Berlin | Pulscodedemodulator mit dehnercharakteristik aufweisender knickkennlinie |
| US3812478A (en) * | 1971-07-31 | 1974-05-21 | Nippon Musical Instruments Mfg | Semiconductor storage device |
| US4160244A (en) * | 1976-02-25 | 1979-07-03 | National Semiconductor Corporation | Conversion circuit |
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| JPS5713813A (en) * | 1980-06-27 | 1982-01-23 | Hitachi Ltd | Monolithic analog-to-digital converting circuit |
| US4338591A (en) * | 1981-06-09 | 1982-07-06 | Analog Devices, Incorporated | High resolution digital-to-analog converter |
| US4491825A (en) * | 1981-06-09 | 1985-01-01 | Analog Devices, Incorporated | High resolution digital-to-analog converter |
-
1983
- 1983-04-18 JP JP58068082A patent/JPS59193621A/ja active Granted
-
1984
- 1984-04-12 DE DE8484104115T patent/DE3483790D1/de not_active Expired - Lifetime
- 1984-04-12 EP EP84104115A patent/EP0123222B1/en not_active Expired - Lifetime
- 1984-04-17 US US06/601,247 patent/US4665381A/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59152720A (ja) * | 1983-02-19 | 1984-08-31 | Sony Corp | デジタルアナログ変換回路 |
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Also Published As
| Publication number | Publication date |
|---|---|
| US4665381A (en) | 1987-05-12 |
| EP0123222A3 (en) | 1988-01-13 |
| JPH0519848B2 (ja) | 1993-03-17 |
| EP0123222B1 (en) | 1991-01-02 |
| DE3483790D1 (de) | 1991-02-07 |
| EP0123222A2 (en) | 1984-10-31 |
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