JPH0519848B2 - - Google Patents
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- JPH0519848B2 JPH0519848B2 JP58068082A JP6808283A JPH0519848B2 JP H0519848 B2 JPH0519848 B2 JP H0519848B2 JP 58068082 A JP58068082 A JP 58068082A JP 6808283 A JP6808283 A JP 6808283A JP H0519848 B2 JPH0519848 B2 JP H0519848B2
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/74—Simultaneous conversion
- H03M1/80—Simultaneous conversion using weighted impedances
- H03M1/808—Simultaneous conversion using weighted impedances using resistors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/34—Analogue value compared with reference values
- H03M1/36—Analogue value compared with reference values simultaneously only, i.e. parallel type
- H03M1/361—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type
- H03M1/362—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type the reference values being generated by a resistive voltage divider
- H03M1/365—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type the reference values being generated by a resistive voltage divider the voltage divider being a single resistor string
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Description
〔発明の技術分野〕
本発明は、半導体集積回路で構成した逐次比較
形アナログ−デジタル変換器に適するデジタル−
アナログ変換回路に関する。 〔発明の技術的背景とその問題点〕 たとえば逐次比較形アナログ−デジタル変換器
ではデジタル信号に応じて比較基準となるアナロ
グ信号を発生するデジタル−アナログ（以下Ｄ／
Ａと略称する）変換回路を必要とする。第１図は
従来のこの種のＤ／Ａ変換回路の一例を示すブロ
ツク図で半導体集積回路化に適したストリング抵
抗方式のものである。図中Ｖは基準電圧源で基準
電圧Vrefを出力し、ｎ個の抵抗r1〜roを直列に、
ストリング状に接続した直列回路の両端に印加す
るようにしている。そして各抵抗r1〜roによる分
圧電圧V0〜VoをスイツチS0〜Soを介してアナロ
グ出力端子AOUTに接続している。そして上記ス
イツチS0〜Soを外部から与えられるデジタル入力
Dioに応じて単一スイツチ選択論理回路SELによ
り選択的にオンさせるようにしている。したがつ
て、上記スイツチS0〜Soはデジタル入力Dioの内
容に個々に対応することになりデジタル入力Dio
のビツト数の増加とともに回路規模も飛躍的に大
きくなり、半導体集積回路ではチツプ面積の増大
は避けられなかつた。すなわち冗長のない場合、
デジタル入力Dio８ビツトではスイツチ数は256
個、９ビツトではスイツチ数は512個、さらに10
ビツトではスイツチ数は1024個となりデジタル入
力Dioのビツト数を増加すると必要なスイツチ数
は著るしく大きくなる。 しかして高精度のＤ／Ａ変換を行なうためには
デジタル入力Dioのビツト数を多くする必要があ
り、それによつて回路規模が著るしく増大し、チ
ツプ面積の増加によるコストの上昇、スイツチ数
の増加による寄生容量の総和の増大、それによる
デジタル入力Dioの変化時のアナログ出力の変化
の遅延、すなわちセトリングタイムの増大等の機
能低下を招く問題があつた。 〔発明の目的〕 本発明は上記の事情に鑑みてなされたもので
MOS形半導体集積回路に適し、デジタル入力の
ビツト数を増加して高精度のアナログ変換を行な
うようにしてもチツプ面積は小さくできしかもア
ナログ出力端子の寄生容量の増加することなく高
速動作を行なえるデジタル−アナログ変換回路を
提供することを目的とするものである。 〔発明の概要〕 すなわち本発明は、基準電圧をストリング状の
抵抗で分圧し、この分圧電圧をデジタル入力に応
じて選択的にオンするスイツチを介して出力する
ものにおいて上記デジタル入力の内容に応じて複
数のスイツチを同時にオンさせることを特徴とす
るものである。 〔発明の実施例〕 以下本発明の一実施例を第１図と同一部分に同
一符号を付与して第２図に示すブロツク図を参照
して詳細に説明する。なおこの実施例では８ビツ
トのデジタル入力Dioに対応する分圧電圧V0〜
V256を９ビツトのデジタル入力Dioに対応して
Ｄ／Ａ変換するものについて説明する。 第２図において基準電圧源Ｖから出力する基準
電圧Vrefをストリング状に直列接続した抵抗r1〜
r256の両端に印加し８ビツト分解能に対応した分
圧電圧V0〜V256を得る。そしてこの分圧電圧V0
〜V256をそれぞれスイツチS0〜S256を介してアナ
ログ出力端子AOUTに接続する。そして上記各ス
イツチS0〜S256はスイツチ制御信号G0〜G256によ
つてオン、オフ制御を行なう。ここで上記各スイ
ツチ制御信号G0〜G256は９ビツトのデジタル入
力D0〜D8のビツト１乃至ビツト９のデジタル入
力D1〜D8を与えられるスイツチ選択論理回路
SELから出力される。このスイツチ選択論理回路
SELは８ビツトのデジタル信号からその内容に応
じて256の出力の一つを態動状態とするデコーダ
である。そして各スイツチS0〜S256に対応する８
入力のアンドゲートAnd0〜And255を設け、これ
らの各入力を各デジタル入力D0〜D8およびその
反転信号0〜8に選択的に接続するようにして
いる。そしてデジタル入力Dioの最も軽いビツト
D0をアンドゲートAND1〜AND256の各一方の入
力へ与え、この他方の入力へスイツチ選択論理回
路SELの各アンドゲートAnd0〜And255の出力を
スイツチ選択信号A0〜A255として出力する。そ
して各アンドゲートAND1〜AND255の出力をオ
アゲートOR1〜OR255の各一方の入力へ与え、こ
の各他方の入力へスイツチ選択論理回路SELの各
アンドゲートAnd1〜And255の出力を与えるよう
にしている。そして上記各オアゲートOR1〜
OR255の出力により各スイツチS1〜S255へ与えて
その接点をオン、オフ制御するようにしている。
またスイツチ選択論理回路SELのアンドゲート
And0の出力をスイツチS0へ直接に与えてその接
点をオン、オフ制御する。また、アンドゲート
AND256の出力によつて、スイツチS256の接点を
オン、オフ制御するようにしている。しかして上
記各アンドゲートAND1〜AND256およびオアゲ
ートOR1〜OR255からなる論理制御回路RCLは８
ビツトのデジタル入力D1〜D8に対し、28個すな
わち256個の抵抗r1〜r256からなるストリング状の
分圧回路からスイツチS0〜S256により特定の分圧
電圧を選択するとともに、残りの１ビツトの拡張
されたデジタル入力D0に対し、その値に応じて
選択されたスイツチに隣接する高い分圧電圧に対
応するスイツチを同時にオンさせ、これら２個の
スイツチを介してそれぞれ取り出される分圧電圧
の中間電圧を得ることができるようにしている。
したがつて上記実施例によれば８ビツト分解能の
ストリング状の直列抵抗およびスイツチを用い
て、９ビツトのデジタル入力の精度でアナログ変
換を行なうことができる。そして、回路規模は８
ビツト分解能のものとほぼ同等でよく、第１図に
示すような従来の回路構成による９ビツト分解能
のものに比してその規模は略半分にできる。した
がつて、集積回路化する際にチツプ面積の増加は
ほとんどなく、またスイツチ数も増加しないので
アナログ出力端子の寄生容量の増加もなく、セト
リングタイムを短くでき高速動作を行なうことが
できる。 なお上記実施例では、スイツチS0〜Soは１個ま
たは２個が同時にオンすることになる。したがつ
て各スイツチS0〜Soのオン抵抗はできるだけ同一
抵抗値となるようにし、かつこの値を分圧電圧の
最小単位を決める抵抗の値よりも大きくする必要
がある。 このようにすれば、デジタル入力D0〜D8は、
たとえばストレートバイナリコードで与えられる
とすると、デジタル値が１つずつ増大するにした
がつて、1/29−１（最大電圧−基底電圧）の電圧
をアナログ変換出力として得ることができる。す
なわちデジタル入力の上位８ビツトで決まる分圧
電圧をVoとし、これを取り出すスイツチをSoと
し、このスイツチSoをオンさせるスイツチ制御信
号Aoが能動状態にあるとする。ここでデジタル
入力Dioの最下位ビツトD0の状態に応じて、これ
が非能動値であれば上記スイツチSoだけをオンさ
せるようにスイツチ制御信号Goが能動状態とな
り、他のスイツチは全て、オフし、分圧電圧Vo
が出力される。また上記最下位ビツトD0の状態
が能動値であれば、上記スイツチSoおよび隣接す
る高い分圧電圧Vo+1に対応するスイツチSo+1を同
時にオンさせるようにスイツチ制御信号Go，
Go+1が能動状態になる。したがつて、この場合、
各スイツチS0〜S256のオン抵抗は全て等しくその
値をＲとすればその状態は第３図に示すようにな
る。すなわちここでも抵抗r1〜r256の値がスイツ
チS0〜S256のオン抵抗値Ｒよりも充分に小さい条
件を満たし、かつ各分圧電圧V0〜V256間の最小
単位の差電圧をｖとすれば第３図に示すようにス
イツチSo，So+1が同時にオンとすると、アナログ
出力端子AOUTの出力電圧VOUTは、次の１）式で
与えられる。 VOUT＝Vo＋１／２v …１） すなわちこの状態では９ビツト分解能に対応する
精度で出力電圧VOUTが得られたことになる。 ここで各抵抗r1〜r256の値に対して各スイツチ
S0〜S256のオン抵抗値Ｒを充分に大きくする条件
について考える。たとえばこのようなＤ／Ａ変換
器を半導体基板上に構成する場合、拡散抵抗、ポ
リシリコン抵抗、メタル抵抗、薄膜抵抗等を用い
ることになるが、分圧回路の抵抗ｒの抵抗値は
0.1Ω〜100Ω程度でよい。またこの場合、スイツ
チS0〜S256をMOS−FETスイツチで構成すると、
通常の素子寸法でそのオン抵抗は1kΩ〜100kΩ程
度であり上述の条件を十分に満足させることがで
きる。 なお本発明は上記実施例に限定されるものでは
なく、上記実施例では８ビツト分解能の回路構成
に対して１ビツトを拡張して９ビツトの分解能を
得るようにしているが複数ビツトを拡張してもよ
いことは勿論である。第４図は拡張ビツトとして
２ビツトEXT1，EXT2を設けた構成を示すブロ
ツク図である。すなわちこの場合、各スイツチＳ
に制御回路Ｇからなる論理制御回路RCLが接続
され、各制御回路Ｇはスイツチ選択信号Ａと、拡
張ビツトEXT1，EXT2の内容に応じてオンすべ
きスイツチＳを選択する。すなわち、拡張ビツト
EXT1，EXT2の信号は第４図に示すようにオア
ゲートOR、アンドゲートANDおよびインバータ
INVからなる論理回路へ入力され次表に示すよ
うに出力ラインl1，l2，l3を制御する。
形アナログ−デジタル変換器に適するデジタル−
アナログ変換回路に関する。 〔発明の技術的背景とその問題点〕 たとえば逐次比較形アナログ−デジタル変換器
ではデジタル信号に応じて比較基準となるアナロ
グ信号を発生するデジタル−アナログ（以下Ｄ／
Ａと略称する）変換回路を必要とする。第１図は
従来のこの種のＤ／Ａ変換回路の一例を示すブロ
ツク図で半導体集積回路化に適したストリング抵
抗方式のものである。図中Ｖは基準電圧源で基準
電圧Vrefを出力し、ｎ個の抵抗r1〜roを直列に、
ストリング状に接続した直列回路の両端に印加す
るようにしている。そして各抵抗r1〜roによる分
圧電圧V0〜VoをスイツチS0〜Soを介してアナロ
グ出力端子AOUTに接続している。そして上記ス
イツチS0〜Soを外部から与えられるデジタル入力
Dioに応じて単一スイツチ選択論理回路SELによ
り選択的にオンさせるようにしている。したがつ
て、上記スイツチS0〜Soはデジタル入力Dioの内
容に個々に対応することになりデジタル入力Dio
のビツト数の増加とともに回路規模も飛躍的に大
きくなり、半導体集積回路ではチツプ面積の増大
は避けられなかつた。すなわち冗長のない場合、
デジタル入力Dio８ビツトではスイツチ数は256
個、９ビツトではスイツチ数は512個、さらに10
ビツトではスイツチ数は1024個となりデジタル入
力Dioのビツト数を増加すると必要なスイツチ数
は著るしく大きくなる。 しかして高精度のＤ／Ａ変換を行なうためには
デジタル入力Dioのビツト数を多くする必要があ
り、それによつて回路規模が著るしく増大し、チ
ツプ面積の増加によるコストの上昇、スイツチ数
の増加による寄生容量の総和の増大、それによる
デジタル入力Dioの変化時のアナログ出力の変化
の遅延、すなわちセトリングタイムの増大等の機
能低下を招く問題があつた。 〔発明の目的〕 本発明は上記の事情に鑑みてなされたもので
MOS形半導体集積回路に適し、デジタル入力の
ビツト数を増加して高精度のアナログ変換を行な
うようにしてもチツプ面積は小さくできしかもア
ナログ出力端子の寄生容量の増加することなく高
速動作を行なえるデジタル−アナログ変換回路を
提供することを目的とするものである。 〔発明の概要〕 すなわち本発明は、基準電圧をストリング状の
抵抗で分圧し、この分圧電圧をデジタル入力に応
じて選択的にオンするスイツチを介して出力する
ものにおいて上記デジタル入力の内容に応じて複
数のスイツチを同時にオンさせることを特徴とす
るものである。 〔発明の実施例〕 以下本発明の一実施例を第１図と同一部分に同
一符号を付与して第２図に示すブロツク図を参照
して詳細に説明する。なおこの実施例では８ビツ
トのデジタル入力Dioに対応する分圧電圧V0〜
V256を９ビツトのデジタル入力Dioに対応して
Ｄ／Ａ変換するものについて説明する。 第２図において基準電圧源Ｖから出力する基準
電圧Vrefをストリング状に直列接続した抵抗r1〜
r256の両端に印加し８ビツト分解能に対応した分
圧電圧V0〜V256を得る。そしてこの分圧電圧V0
〜V256をそれぞれスイツチS0〜S256を介してアナ
ログ出力端子AOUTに接続する。そして上記各ス
イツチS0〜S256はスイツチ制御信号G0〜G256によ
つてオン、オフ制御を行なう。ここで上記各スイ
ツチ制御信号G0〜G256は９ビツトのデジタル入
力D0〜D8のビツト１乃至ビツト９のデジタル入
力D1〜D8を与えられるスイツチ選択論理回路
SELから出力される。このスイツチ選択論理回路
SELは８ビツトのデジタル信号からその内容に応
じて256の出力の一つを態動状態とするデコーダ
である。そして各スイツチS0〜S256に対応する８
入力のアンドゲートAnd0〜And255を設け、これ
らの各入力を各デジタル入力D0〜D8およびその
反転信号0〜8に選択的に接続するようにして
いる。そしてデジタル入力Dioの最も軽いビツト
D0をアンドゲートAND1〜AND256の各一方の入
力へ与え、この他方の入力へスイツチ選択論理回
路SELの各アンドゲートAnd0〜And255の出力を
スイツチ選択信号A0〜A255として出力する。そ
して各アンドゲートAND1〜AND255の出力をオ
アゲートOR1〜OR255の各一方の入力へ与え、こ
の各他方の入力へスイツチ選択論理回路SELの各
アンドゲートAnd1〜And255の出力を与えるよう
にしている。そして上記各オアゲートOR1〜
OR255の出力により各スイツチS1〜S255へ与えて
その接点をオン、オフ制御するようにしている。
またスイツチ選択論理回路SELのアンドゲート
And0の出力をスイツチS0へ直接に与えてその接
点をオン、オフ制御する。また、アンドゲート
AND256の出力によつて、スイツチS256の接点を
オン、オフ制御するようにしている。しかして上
記各アンドゲートAND1〜AND256およびオアゲ
ートOR1〜OR255からなる論理制御回路RCLは８
ビツトのデジタル入力D1〜D8に対し、28個すな
わち256個の抵抗r1〜r256からなるストリング状の
分圧回路からスイツチS0〜S256により特定の分圧
電圧を選択するとともに、残りの１ビツトの拡張
されたデジタル入力D0に対し、その値に応じて
選択されたスイツチに隣接する高い分圧電圧に対
応するスイツチを同時にオンさせ、これら２個の
スイツチを介してそれぞれ取り出される分圧電圧
の中間電圧を得ることができるようにしている。
したがつて上記実施例によれば８ビツト分解能の
ストリング状の直列抵抗およびスイツチを用い
て、９ビツトのデジタル入力の精度でアナログ変
換を行なうことができる。そして、回路規模は８
ビツト分解能のものとほぼ同等でよく、第１図に
示すような従来の回路構成による９ビツト分解能
のものに比してその規模は略半分にできる。した
がつて、集積回路化する際にチツプ面積の増加は
ほとんどなく、またスイツチ数も増加しないので
アナログ出力端子の寄生容量の増加もなく、セト
リングタイムを短くでき高速動作を行なうことが
できる。 なお上記実施例では、スイツチS0〜Soは１個ま
たは２個が同時にオンすることになる。したがつ
て各スイツチS0〜Soのオン抵抗はできるだけ同一
抵抗値となるようにし、かつこの値を分圧電圧の
最小単位を決める抵抗の値よりも大きくする必要
がある。 このようにすれば、デジタル入力D0〜D8は、
たとえばストレートバイナリコードで与えられる
とすると、デジタル値が１つずつ増大するにした
がつて、1/29−１（最大電圧−基底電圧）の電圧
をアナログ変換出力として得ることができる。す
なわちデジタル入力の上位８ビツトで決まる分圧
電圧をVoとし、これを取り出すスイツチをSoと
し、このスイツチSoをオンさせるスイツチ制御信
号Aoが能動状態にあるとする。ここでデジタル
入力Dioの最下位ビツトD0の状態に応じて、これ
が非能動値であれば上記スイツチSoだけをオンさ
せるようにスイツチ制御信号Goが能動状態とな
り、他のスイツチは全て、オフし、分圧電圧Vo
が出力される。また上記最下位ビツトD0の状態
が能動値であれば、上記スイツチSoおよび隣接す
る高い分圧電圧Vo+1に対応するスイツチSo+1を同
時にオンさせるようにスイツチ制御信号Go，
Go+1が能動状態になる。したがつて、この場合、
各スイツチS0〜S256のオン抵抗は全て等しくその
値をＲとすればその状態は第３図に示すようにな
る。すなわちここでも抵抗r1〜r256の値がスイツ
チS0〜S256のオン抵抗値Ｒよりも充分に小さい条
件を満たし、かつ各分圧電圧V0〜V256間の最小
単位の差電圧をｖとすれば第３図に示すようにス
イツチSo，So+1が同時にオンとすると、アナログ
出力端子AOUTの出力電圧VOUTは、次の１）式で
与えられる。 VOUT＝Vo＋１／２v …１） すなわちこの状態では９ビツト分解能に対応する
精度で出力電圧VOUTが得られたことになる。 ここで各抵抗r1〜r256の値に対して各スイツチ
S0〜S256のオン抵抗値Ｒを充分に大きくする条件
について考える。たとえばこのようなＤ／Ａ変換
器を半導体基板上に構成する場合、拡散抵抗、ポ
リシリコン抵抗、メタル抵抗、薄膜抵抗等を用い
ることになるが、分圧回路の抵抗ｒの抵抗値は
0.1Ω〜100Ω程度でよい。またこの場合、スイツ
チS0〜S256をMOS−FETスイツチで構成すると、
通常の素子寸法でそのオン抵抗は1kΩ〜100kΩ程
度であり上述の条件を十分に満足させることがで
きる。 なお本発明は上記実施例に限定されるものでは
なく、上記実施例では８ビツト分解能の回路構成
に対して１ビツトを拡張して９ビツトの分解能を
得るようにしているが複数ビツトを拡張してもよ
いことは勿論である。第４図は拡張ビツトとして
２ビツトEXT1，EXT2を設けた構成を示すブロ
ツク図である。すなわちこの場合、各スイツチＳ
に制御回路Ｇからなる論理制御回路RCLが接続
され、各制御回路Ｇはスイツチ選択信号Ａと、拡
張ビツトEXT1，EXT2の内容に応じてオンすべ
きスイツチＳを選択する。すなわち、拡張ビツト
EXT1，EXT2の信号は第４図に示すようにオア
ゲートOR、アンドゲートANDおよびインバータ
INVからなる論理回路へ入力され次表に示すよ
うに出力ラインl1，l2，l3を制御する。
以上のように本発明によればデジタル入力のビ
ツト数に比して小さな回路規模にでき、高精度の
アナログ変換を行なうものでもチツプ面積を小さ
くでき、しかもアナログ出力端子の寄生容量も増
加せず、それによつて高速動作を行なうことがで
きるデジタル−アナログ変換回路を提供すること
ができる。
ツト数に比して小さな回路規模にでき、高精度の
アナログ変換を行なうものでもチツプ面積を小さ
くでき、しかもアナログ出力端子の寄生容量も増
加せず、それによつて高速動作を行なうことがで
きるデジタル−アナログ変換回路を提供すること
ができる。
第１図は従来のＤ／Ａ変換器の一例を示すブロ
ツク図、第２図は本発明の一実施例を示すブロツ
ク図、第３図は上記実施例の動作を説明する回路
図、第４図は本発明の他の実施例の要部を示す回
路図、第５図は第４図の制御回路を示すブロツク
図、第６図は第５図に示す制御回路の動作を説明
する図である。 Ｖ……基準電圧源、r1，r2，r256……抵抗（分
圧回路）、S0，S256……スイツチ、SEL……スイ
ツチ選択論理回路、RCL……論理制御回路。
ツク図、第２図は本発明の一実施例を示すブロツ
ク図、第３図は上記実施例の動作を説明する回路
図、第４図は本発明の他の実施例の要部を示す回
路図、第５図は第４図の制御回路を示すブロツク
図、第６図は第５図に示す制御回路の動作を説明
する図である。 Ｖ……基準電圧源、r1，r2，r256……抵抗（分
圧回路）、S0，S256……スイツチ、SEL……スイ
ツチ選択論理回路、RCL……論理制御回路。
Claims (1)
- 【特許請求の範囲】 １ 複数の抵抗を直列に接続した分圧回路と、こ
の分圧回路の各分圧電圧をアナログ出力として取
り出す複数のスイツチと、 外部から与えられる１個の拡張ビツトを含む４
ビツト以上のデジタル入力のうち、拡張ビツト以
外のデジタル入力に応じて前記複数のスイツチか
ら１個だけを選択するためのスイツチ選択信号を
出力するスイツチ選択論理回路と、 このスイツチ選択論理回路から出力されるスイ
ツチ選択信号と、上記デジタル入力に含まれる拡
張ビツトの信号とに応じて、前記選択したスイツ
チおよびこの選択したスイツチに隣接する１個の
スイツチを同時にオンさせ、これら複数個のスイ
ツチによつて取出された分圧電圧の中間電圧を出
力させる論理制御回路と、 を具備することを特徴とするデジタル−アナログ
変換回路。 ２ 複数の抵抗を直列に接続した分圧回路と、こ
の分圧回路の各分圧電圧をアナログ出力として取
り出す複数のスイツチと、 外部から与えられる少なくとも２個の拡張ビツ
トを含む４ビツト以上のデジタル入力のうち、拡
張ビツト以外のデジタル入力に応じて前記複数の
スイツチから１個だけを選択するためのスイツチ
選択信号を出力するスイツチ選択論理回路と、 このスイツチ選択論理回路から出力されるスイ
ツチ選択信号と、上記デジタル入力に含まれる拡
張ビツトの信号とに応じて、前記選択したスイツ
チおよびこの選択したスイツチに隣接する１個ま
たは複数個のスイツチを同時にオンさせ、これら
複数個のスイツチによつて取出された分圧電圧の
中間電圧を出力させる論理制御回路と、 を具備することを特徴とするデジタル−アナログ
変換回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58068082A JPS59193621A (ja) | 1983-04-18 | 1983-04-18 | デジタル−アナログ変換回路 |
| DE8484104115T DE3483790D1 (de) | 1983-04-18 | 1984-04-12 | Digitalanalogwandler. |
| EP84104115A EP0123222B1 (en) | 1983-04-18 | 1984-04-12 | Digital-to-analog converter |
| US06/601,247 US4665381A (en) | 1983-04-18 | 1984-04-17 | Digital-to-analog converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58068082A JPS59193621A (ja) | 1983-04-18 | 1983-04-18 | デジタル−アナログ変換回路 |
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- 1984-04-17 US US06/601,247 patent/US4665381A/en not_active Expired - Lifetime
Patent Citations (1)
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|---|---|---|---|---|
| JPS59152720A (ja) * | 1983-02-19 | 1984-08-31 | Sony Corp | デジタルアナログ変換回路 |
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