JPH0198322A - 抵抗分圧型ディジタル−アナログ変換器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は例えばアナログ−ディジタル変換器等に内蔵さ
れる抵抗分圧型ディジタル−アナログ変換器に関する。

〔従来の技術〕

例えば逐次比較型アナログ−ディジタル変換器において
は、逐次比較に供される電圧を生成するために、直列接
続され両端に所定電圧Ｖｒｅｆが印加された抵抗ストリ
ンゲスによる分圧点（タップ）電圧を、行及び列デコー
ダに入力するディジタル信号に応じて半導体スイッチ群
により選択し、アナログ信号として出力端子に取り出す
構成の抵抗分圧型ディジタル−アナログ変換器を内蔵し
ている。

このような抵抗分圧型ディジタル−アナログ変換器の従
来の構成を第６図の電気回路図に示す。

図において、印加電圧Ｖｒｅｆの印加されるＶｒｅｆ−
端子とＶｒｅｆ”端子との間には２’　（ｎはビット数
）個の等抵抗ｒが直列接続しており、より具体的には行
方向に直列接続した抵抗回路単位Ｒを梯子型に折り返し
接続している。そして、こうした多数の抵抗ｒが形成す
る回路の分圧点電圧を取り出す為に、抵抗回路単位Ｒに
平行してそれぞれ列線１００を配設し、さらに、抵抗回
路単位Ｒの各抵抗に対応してこの抵抗回路単位Ｒに交差
するように行線１０１を配設し、その列線１００、行線
１０１をそれぞれ列デコーダ１０２、行デコーダ１０３
より択一的に選択するようにしている。

そして、各抵抗１間の接続部Ｐと、行線１０１との間に
例えばＦ　ＥＴ　（Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａ
ｎｓｉｓ−ｔｏｒ　）によるスイッチ素子１０４を接続
し、そのスイッチ素子１０４を列線１００を介して列デ
コーダ１０２により駆動して、接続部Ｐと行線ｌＯ１と
を導通する事により、その接続部Ｐにおける分圧点電圧
を基準電圧として出力している。

〔発明が解決しようとする課題〕

このように、多数の抵抗を直列接続し、その分圧点電圧
を選択出力する構成であるので、出力の直線性精度を向
上させる為には抵抗の相対精度を高くしなければならな
い。

ここで、抵抗は通常ポリシリコン、あるいはＰ“。

Ｎ゛の拡散領域にて構成しており、その抵抗を形成する
際に拡散処理等は勾配をもってばらつきを生じている。

第６図に示す従来の抵抗分圧型ディジタル−アナログ変
換器においてはその抵抗が上位順（あるいは下位順）に
配置され、又、梯子型に折り返し接続している事から、
行方向における勾配はある程度打ち消す事ができるもの
の、列方向においてはその勾配の影響を受けてしまい、
その抵抗値が一定の勾配をもってばらつき、第７図の電
圧の理想値に対する誤差の特性図において特性ａで示す
ように、出力が１／２Ｖｒｅｆの時に理想値と大きくず
れてしまい、非線形誤差が悪化してしまうという問題が
あった。

また、逐次比較型アナログ−ディジタル変換器にて使用
する場合は、ＭＳＢ　（最上位ビット）決定時にｌ／２
Ｖｒｅｆとアナログ入力を比較し、次にその結果に応じ
て１／４Ｖｒｅｆまたは３／４Ｖｒｅｆと比較する。こ
の時、ディジタル−アナログ変換器のセトリング時間は
、抵抗値とＦＥＴスイッチの接合容量等の寄生容量で決
定され、この１／２Ｖｒｅｆから１／４または３／４Ｖ
ｒｅｆへのセトリング時間が、出力電圧の振幅が最も大
きい為に、各ビット決定時のセトリング時間の中で最も
長く、この時間により各ビットの変換周期が決定されて
しまう。Ａ／Ｄ変換時間を短くする為に、抵抗分圧型デ
ィジタル−アナログ変換器のセトリング時間を短縮しよ
うとすると、抵抗値を下げる必要があるが、これにより
、パターン面積の増大、配線抵抗等の影響が大きくなり
、非直線性誤差が悪化してしまうという問題があった。

そこで本発明は上記の問題点に鑑みなされたものであっ
て、抵抗値が勾配をもってばらついたとしても、その非
線形誤差への影響を低減し、直線性精度を改善する事を
主な目的としている。

又、セトリング時間を短縮して、高速なディジタル−ア
ナログ変換を可能とすることを他の目的としている。

〔課題を解決するための手段〕

上記の目的を達成する為に、本発明の抵抗分圧型ディジ
タル−アナログ変換器は複数の抵抗を直列接続した抵抗
回路単位を折り返し接続し、その両端に所定電圧を印加
した抵抗回路群と、ディジタル信号が入力される複数本
の入力線と、前記入力線からの信号に応じて、前記抵抗
回路単位に対応して配設した列線を択一的に選択する列
デコーダと、　　　　− 前記入力線からの信号に応じて、前記抵抗回路単位の各
抵抗に対応して、該抵抗回路単位と交差するように配設
した行線を択一的に選択し、出力端子に導通する行デコ
ーダと、 前記抵抗間の各接続部と、前記行線との間に接続され、
前記列線を介して前記列デコーダにより駆動して、該接
続部と該行線とを導通するスイッチ手段とを備え、 前記抵抗回路群をマトリクス状に配置する４つの領域に
分割し、その領域のうち上位２つめ領域間、及び下位２
つの゛領域間を、それぞれ対角に配置するように接続し
た事を特徴としている。

さらに、前記複数本の入力線のうち、少なくとも上位２
ビットのディジタル信号が入力される入力線からの信号
に応じて、前記４つの領域のうち１つの領域を選択し、
該選択された領域からめ前記出力線を外部線に導通する
選択回路を備えるようにしても良い。

又、前記４つの領域のうち、前記選択回路により選択さ
れた領域を除く３つの領域は、所定の電位に固定される
ようにしても良い。

〔作用〕

そして本発明によると、抵抗回路群の４つの領域のうち
上位２つの領域間、及び下位２つの領域間を、それぞれ
対角に配置するように接続しているから、印加した所定
電圧の中間電圧にて列方向及び行方向における勾配をも
ったばらつきが打ち消され、電圧の理想値に対する誤差
がＯになる点が生じ、従って誤差の大きさは小さくなる
。

又、抵抗回路群を４つの領域に分割しているので、各々
の領域内においてスイッチ手段の接合容量等の寄生容量
は１／４程度となり、時定数もほぼ１／４となるので、
セトリング時間が短縮される。

又、選択回路により４つの領域のうち１つの領域を選択
しているので、逐次比較型アナログ−ディジタル変換器
にて使用する場合、例えば各領域内の抵抗の数を同数と
し、抵抗回路群の両端にＶｒｅｆを印加したとすると、
各領域は下位から０■、１／４Ｖｒｅｆ　、１／２Ｖｒ
ｅｆ　、３／４Ｖｒｅｆが出力されることになる。従っ
てｌ／２Ｖｒｅｆから１／４または３／４Ｖｒｅｆへの
セトリング時間は無視でき、１／４Ｖｒｅｆから１／８
または３／８Ｖｒｅｆ　、　３／４Ｖｒｅｆから５／８
．７／８Ｖｒｅｆへのセトリング時間が最も長くなる。

これにより、ｌ／２Ｖｒｅｆから１／４または３／４Ｖ
ｒｅｆに比べ出力電圧振幅がほぼ１／２になり、延いて
はセトリング時間がより短縮される。

又、選択回路により選択されない３つの領域を所定の電
位に固定することにより、４つの領域の列・行デコーダ
が同時に動作し寄生容量が変動することによりセトリン
グ時間が長くなるのを防ぎ、高速なディジタル−アナロ
グ変換を可能とする。

〔実施例〕

以下、本発明を図面に示す実施例を用いて説明する。

第１図は本発明の一実施例を示す電気回路図であり、１
０ビットの抵抗分圧型ディジタル−アナログ変換器を構
成したものである。図において、１０２４個の等抵抗ｒ
が直列接続しており、抵抗回路群を構成している。そし
て、その両端子であるＶｒｅｆ一端子とＶｒｅｆ”端子
との間には印加電圧Ｖｒｅｆが印加される。抵抗回路群
は行方向、即ち後述の行線２が並ぶ方向に配列して直列
接続した抵抗回路単位Ｒを梯子型に折り返し接続した構
成で、マトリクス状態に配置した４つの領域Ａ、Ｂ。

Ｃ，Ｄに分割しており、各領域は２５６個の抵抗ｒを有
している。・より具体的に説明すると、Ｖｒｅｆ−端子
に接続した領域Ａの抵抗回路群はその末端の抵抗ｒから
、領域Ａに対して対角に配置する領域りの抵抗ｒに接続
しており、領域りの末端の抵抗ｒからは、この領域りと
領域Ａにより囲んだ領域Ｂの抵抗ｒに接続しており、領
域Ｂの末端の抵抗ｒからは、領域Ａと領域りとの間の配
線とたすき掛けになるように配線され、領域Ｂに対して
対角に配置する領域Ｃの抵抗ｒに接続しており、領域Ｃ
の末端の抵抗ｒはＶ　ｒｅｆ　”端子に接続している。

そして、この抵抗回路群により分圧される分圧点電圧を
出力に取り出す為に、抵抗回路単位Ｒに平行してそれぞ
れ列線１を配設し、さらに、抵抗回路単位Ｒの各抵抗ｒ
に対応してこの抵抗回路単位Ｒに交差するように行線２
を配設している。これら列線１、行線２は各領域にそれ
ぞれ設けた列デコーダ３、行デコーダ４により択一的に
選択される。尚、列デコーダ３、行デコーダ４の具体的
な構成は、それぞれ第２図、第３図の電気回路図に示さ
れる。即ち、列デコーダ３については、４ビットの入力
線８２〜Ｂ５をＮＯＴ回路３１を用いて８本の信号線に
分け、それらの信号線を任意に選択・してＡＮＤ回路３
２に入力し、その出力により列＆？ｔ　１に選択信号を
与えている。又、行デコーダ４については、５ビットの
入力線８５〜Ｂ９をＸＮＯＲ回路４１、ＮＯＴ回路４２
．４３を介して８本の信号線に分け、それらの信号線を
ＮＡＮＤ回路４４により任意に選択し、その出力をＮＯ
Ｔ回路４６を介してＦＥＴによるスイッチングゲート４
５に入力している。そして、このスイッチングゲート４
５は選択信号が与えられると行線２と出力線５を導通す
る。尚、第２図、第３図は図を簡単にする為にそれぞれ
１本の列線１、行線２あたりの回路構成を示している。

そして、各抵抗１間の接続部Ｐと、行線２との間に例え
ばＦＥＴによるスイッチ素子６をそれぞれ接続し、その
スイッチ素子６のゲートに列線ｌを介して列デコーダ３
から駆動信号を与える事により、接続部Ｐと行線２とを
導通する。

そして、出力線５はマルチプレクサ７に接続しており、
マルチプレクサ７は第４図の電気回路図に具体的に示す
ように、信号綿ｂｌ−ｂ４にＮＯＴ回路７１を介してス
イッチングゲート７２を接続し、スイッチングゲート７
２に選択信号が与えられると出力線５と外部線９とを導
通する。又、デコーダ８は第５図の電気回路図に具体的
に示すように、２ビットの入力線ＢＯ，ＢｌをＮＯＴ回
路８１，８２、及びＮＡＮＤ回路８３により４本の信号
線ｂ１〜ｂ４に分け、マルチプレクサ７へ入力している
。

次に、上記構成における回路動作を説明する。

入力線ＢＯ〜Ｂ９に１０ビットのディジタル信号が入力
されると、入力線ＢＯ，Ｂｌの信号を受けてデコーダ８
及びマルチプレクサ７により領域Ａ。

Ｂ、Ｃ，Ｄ１７）−５ちＩつの領域が選択され、その領
域に接続した出力線５が外部線９と導通ずる。それと同
時に、入力線８２〜Ｂ５の信号を受けて列デコーダ３に
より１本の列線ｌに選択信号が出力され、その列線１に
接続した１列のスイッチ素子６が全て駆動される。そし
て、入力線８５〜Ｂ９の信号を受けて行デコーダ４によ
り１本の行線２が選択され、出力線５と導通ずる事によ
り、各領域においてそれぞれ分圧点が決定され、その分
圧点電圧が出力線５に出力される。そして、４本の出力
線５のうち選択された線が上述したように外部線９と導
通ずることにより、最終的に特定の分圧点による分圧点
電圧が外部線９からアナログ信号の基準電圧として出力
される。

そこで本実施例によると、各抵抗ｒの抵抗値が勾配をも
ってばらついたとしても、抵抗回路群の上位２つの領域
である領域Ｃと領域Ｂ、及び下位２つの領域である領域
りと領域Ａとがそれぞれ対角に配置するように接続して
いるので、領域Ｂと領域りとの間の電圧レベルにて、列
方向及び行方向における勾配、即ち二次的な勾配をもっ
たばらつきを打ち消す事ができ、第７図に特性すで示す
ように、出力が１／２Ｖｒｅｆにおいて誤差が０となる
点が生じ、誤差の最大点は１／４Ｖｒｅｆ　、　３／４
Ｖ　ｒｅｆの２点で現れる事になるが、その大きさは従
来と比較するとほぼｌ／２になる。具体的な数値にて比
較すると、ｌＯビットの抵抗分圧型ディジタル−アナロ
グ変換器の場合、従来では誤差の最大値カ月、２７　Ｌ
ＳＢ　（Ｉ　ＬＳＢ＝Ｖｒｅｆ　／２”〔Ｖ〕）である
のに対し、本実施例では０．６７　ＬＳＢとなる。尚、
本実施例においては各領域内にて抵抗回路単位Ｒを梯子
型に折り返し接続しているので、各領域内における行方
向の勾配をもったばらつきをある程度打ち消す事ができ
、より特性を良くしている。

さらに本実施例によると、各領域間の配線が何ら他の領
域により影響を受ける事がなく、極力短く形成できるの
で、配線抵抗の増大による悪影響がない、尚、抵抗回路
群を５つ以上の領域に分割した場合には配線長が長くな
り配線抵抗により精度が低下し、高精度の抵抗分圧型デ
ィジタル−アナログ変換器変換器としては使用する事が
できなくなる。

又、本実施例によると、抵抗回路群をＡ、Ｂ。

Ｃ，Ｄの４つの領域に分割しているので、各々の領域内
においてスイッチ素子６の数が、第６図に示す従来技術
と比較すると１／４となり、スイッチ素子６の接合容量
等の寄生容量は１／４程度となり、その結果、この寄生
容量と抵抗ｒの抵抗値により決定される時定数もほぼ１
／４となるので、その分セトリング時間を短縮できる。

さらに、各領域は下位からＡ：ＯＶ、Ｄ：１／４Ｖｒｅ
ｆ　、　Ｂ　：　１／２Ｖｒｅｆ　、　Ｃ：３／４Ｖｒ
ｅｆが出力されることになり、そして、入力線ＢＯ，Ｂ
ｌからの信号を受けてマルチプレクサ７がＡ、Ｂ、Ｃ。

Ｄのうちの１つの領域を選択しているので、１／２Ｖｒ
ｅｆから１／４または３／４ｖｒｅｆへのセトリング時
間は無視でき、１．／４Ｖｒｅｆから１／８または３／
８Ｖｒｅｆ　、　３／４Ｖｒｅｆから５／８　、７／８
Ｖｒｅｆ　ヘのセトリング時間が最も長くなる。これに
より、ｌ／２Ｖｒｅｆから１／４または３／４ＶｒｅＨ
：比べ出力電圧振幅がほぼ１／２になり、延いてはセト
リング時間がより短縮される。

次に、第９図、第１Ｏ図（ａ）、　（ｂ）および第１１
図（ａ）、　（ｂ）を用いて本発明の他の実施例を説明
する。

尚、本実施例は、上述した第１図に示す実施例と基本的
構成は同じであり、同一構成要素には同一符号を付して
その説明を省略する。以下の説明は、第１図に示す構成
とは異なる点を主に説明する。

本実施例において、各々の列デコーダ３ａは第１０図（
ａ）に示す回路構成をしており、第２図を用いて説明し
た列デコーダ３と比較すると、信号線ｂ１〜ｂ４をＡＮ
Ｄ回路３２に入力している点が異なる。即ち、領域Ａの
列デコーダ３ａは信号線ｂ１を、領域Ｂのものは信号線
ｂ３を、領域Ｃのものは信号線ｂ４を、領域りのものは
信号線ｂ２をそれぞれＡＮＤ回路３２に入力している。

又、各領域において最下位の抵抗回路単位Ｒを選択する
列デコーダ３ｂは、第１０回軸）に示す回路構成をして
おり、信号線ｂｌ−ｂ４からの信号を反転してＡＮＤ−
ＯＲ回路３３に入力している。

各々の行デコーダ４ａは、第１１図（ａ）に示す回路構
成をしており、第３図を用いて説明した列デコーダ４と
比較すると、信号線ｂ１〜ｂ４をＮＡＮＤ回路４４に入
力している点が異なる。即ち、領域Ａの行デコーダ４ａ
は信号線ｂ１を、領域Ｂのものは信号線ｂ３を、領域Ｃ
のものは信号線ｂ４を、領域りのものは信号線ｂ２をそ
れぞれＮＡＤＮ回路４４に入力している。又、各領域に
おいて最下位の抵抗ｒを選択する行デコーダ４ｂは、第
１１図（ロ）に示す回路構成をしており、信号線ｂ１〜
ｂ４からの信号を反転してＡＮＤ−ＮＯＲ回路４７に入
力している。

又、領域Ａからの出力線５は、信号線ｂｌが入力される
マルチプレクサ７に、領域Ｂからの出力線５は信号線ｂ
３が入力されるマルチプレクサ７に、領域Ｃからの出力
線５は信号線ｂ４が入力されるマルチプレクサ７に、領
域りからの出力線５は信号線ｂ２が入力されるマルチプ
レクサ７に、それぞれ接続される。

そこで、本実施例の構成による回路動作は、まず入力線
ＢＯ〜Ｂ９にｌＯビットのディジタル信号が入力される
と、入力線ＢＯ，Ｂｌの信号を受けてデコーダ８及びマ
ルチプレクサ７により領域Ａ、Ｂ、Ｃ，Ｄのうち１つの
領域が選択され、その領域に接続した。出力線５が外部
線９と導通する。

それと同時に、入力線Ｂ２〜Ｂ５の信号を受けて列デコ
ーダ３ａ、３ｂにより１本の列線１に選択信号が出力さ
れ、その列線ｌに接続した１列のスイッチ素子６が全て
駆動される。そして、入力線８５〜Ｂ９の信号を受けて
行デコーダ４ａ、４ｂにより１本の行線２が選択され、
出力線５と導通する事により、選択された領域において
分圧点が決定され、その分圧点電圧が出力線５に出力さ
れる。そして、４本の出力線５のうち選択された線、　
　が上述したように外部線９と導通することにより、特
定の分圧点による分圧点電圧が外部線９からアナログ信
号の基準電圧として出力される。

ここで、入力線ＢＯ，Ｂ１によって選択されない領域は
、列・行デコーダに入力される信号線ｂ１７ｂ４のいず
れかのレベルがローレベルとなり、入力線８２〜Ｂ９の
レベルがどのような状態となっていても、列デコーダは
３ｂが、行デコーダは４ｂが選択され、その領域の最低
の分圧点の電位が出力線５に出力される。これにより、
入力線８２〜Ｂ９の信号が変化したとき、４つの領域の
デコーダが同じ行・列を同時に選択しにいくのを防ぎ、
入力線ＢＯ，Ｂｌによって選択された領域のみが入力線
８２〜Ｂ９で決定する行・列を選択する。行・列の選択
が変化すれば、その分圧点の電位を出力するのにスイッ
チ素子６の接合容量、配線容量などの寄生容量と、抵抗
値で決定される時定数のセトリング時間を必要とするが
、本実施例のように選択されない領域が、最低電位の分
圧点の行・列を固定選択することにより、４つの領域の
行・列デコーダが同時に動作し、ディジタル−アナログ
変換器のセトリング時間を長くするのを防ぎ、上記第１
図に示す実施例より、さらに高速なディジタル−アナロ
グ変換を可能とする。尚、本発明者達の測定によると、
第６図に示す従来術と比較して約４倍のセトリング時間
の高速化が可能となった。

以上、本発明を上記実施例を用いて説明したが、本発明
はそれに限定されず、その主旨を逸脱しない限り例えば
以下に示すように種々変形可能である。

■上記実施例の各領域Ａ−Ｄの配置及び接続関係を模式
的に示すと第８図（ａ）のようになるが、第８図（ｂ）
のように接続してもよい。

■又、上記実施例では各領域の有する抵抗ｒの数は２５
６個ずつであるが、その数は任意に変更してもよく、そ
の場合、第８図（Ｃ）に示すように配置すればよい。

■又、各領域内における抵抗回路単位Ｒの接続は梯子型
でなくともよく、例えば列及び行方向ともに折り返す二
重折り返し型としてもよい。

〔発明の効果〕

以上述べたように本発明によれば、抵抗回路群をマトリ
クス状に配置する４つの領域に分割し、且つ、上位２つ
の領域間、及び下位２つの領域間を、それぞれ対角に配
置するように接続しているので、抵抗値が勾配をもって
ばらついたとしても、その非線形誤差への影響を低減し
、直線性精度を高める事ができるので、延いては製造工
程における歩留りを上げる事ができ、製品コストを下げ
る事ができる。又、抵抗回路群を４つの領域に分割して
いるので、各々の領域内においてスイッチ手段の接合容
量等の寄生容量は１／４程度となり、時定数もほぼ１／
４となるのでセトリング時間を短縮できる。

又、選択回路により４つの領域のうち１つの領域を選択
しているので、セトリング時間に影響を与える出力電圧
振幅の大きさがほぼ１／２になり、セトリング時間をよ
り短縮できる。

さらに、選択回路により選択されない３つの領域を所定
の電位に固定することにより、セトリング時間が長くな
るのを防ぎ、より高速なディジタル−アナログ変換を可
能にするという優れた効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示す電気回路図、第２図は
第１図における列デコーダの電気回路図、第３図は第１
図における行デコーダの電気回路図、第４図は第１図に
おけるマルチプレクサの電気回路図、第５図は第１図に
おけるデコーダの電気回路図、第６図は従来の電気回路
図、第７図は電圧の理想値に対する誤差の特性図、第８
図（ａ）〜（Ｃ）は抵抗回路群の各領域の配置及び接続
関係を模式的に表した図、第９図は本発明の他の実施例
を示す電気回路図、第１０図（ａ）、　（ｂ）は第９図
における列デコーダの電気回路図、第１１図（ａ）、　
（ｂ）は第９図における行デコーダの電気回路図である
。 ｌ・・・列線、２・・・行線、３・・・列デコーダ、４
・・・行デコーダ、５・・・出力線、６・・・スイッチ
素子、７・・・マルチプレクサ、８・・・デコーダ。 代理人弁理士　　岡　部　　　隆 旦 第５図 第６図 第７図 （ａ）　　　　　　　（１）） （Ｃ） 第８図 ｂ１〜ｂ４ （ｂ） 第　　１０　　　図

Claims (3)

【特許請求の範囲】
1. （１）複数の抵抗を直列接続した抵抗回路単位を折り返
   し接続し、その両端に所定電圧を印加した抵抗回路群と
   、 ディジタル信号が入力される複数本の入力線と、前記入
   力線からの信号に応じて、前記抵抗回路単位に対応して
   配設した列線を択一的に選択する列デコーダと、 前記入力線からの信号に応じて、前記抵抗回路単位の各
   抵抗に対応して該抵抗回路単位と交差するように配設し
   た行線を択一的に選択し、出力線に導通する行デコーダ
   と、 前記抵抗間の各接続部と、前記行線との間に接続され、
   前記列線を介して前記列デコーダにより駆動して、該接
   続部と該行線とを導通するスイッチ手段とを備え、 前記抵抗回路群をマトリクス状に配置する４つの領域に
   分割し、その領域のうち上位２つの領域間、及び下位２
   つの領域間を、それぞれ対角に配置するように接続した
   事を特徴とする抵抗分圧型ディジタル−アナログ変換器
   。
2. （２）さらに、前記複数本の入力線のうち、少なくとも
   上位２ビットのディジタル信号が入力される入力線から
   の信号に応じて、前記４つの領域のうち１つの領域を選
   択し、該選択された領域からの前記出力線を外部線に導
   通する選択回路を備える請求項１記載の抵抗分圧型ディ
   ジタル−アナログ変換器。
3. （３）前記４つの領域のうち、前記選択回路により選択
   された領域を除く３つの領域は、所定の電位に固定され
   るようにした請求項２記載の抵抗分圧型ディジタル−ア
   ナログ変換器。