JPS6392130A - ディジタル−アナログ変換装置 - Google Patents
ディジタル−アナログ変換装置Info
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- JPS6392130A JPS6392130A JP23830286A JP23830286A JPS6392130A JP S6392130 A JPS6392130 A JP S6392130A JP 23830286 A JP23830286 A JP 23830286A JP 23830286 A JP23830286 A JP 23830286A JP S6392130 A JPS6392130 A JP S6392130A
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- 238000006243 chemical reaction Methods 0.000 claims abstract description 6
- 239000011159 matrix material Substances 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 101100001676 Emericella variicolor andK gene Proteins 0.000 description 1
- 230000006835 compression Effects 0.000 description 1
- 238000007906 compression Methods 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
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- 238000000034 method Methods 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
Landscapes
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は分圧抵抗を用いたディジタル−アナログ変換装
置に関し、特に、少ない分圧抵抗の数で変換ビット数を
多（することのできる装置を提供するものである。
置に関し、特に、少ない分圧抵抗の数で変換ビット数を
多（することのできる装置を提供するものである。
従来の技術
抵抗を用いたディジタル−アナログ変換装置としてはＲ
−２Ｒラダーネツトワークを用いた装置が有名であるが
、ＭＯＳ型の集積回路においては抵抗体の抵抗値の問題
から専ら分圧抵抗型のディジタル−アナログ変換装置が
多用されており、その典型的な例がＨ，Ｕ、ポストとに
、ショソペによるアイ・イー・イー・イーのジャーナル
・オン・ソリッド・ステート・サーキット１ｓｃ−１８
第３号第２９７〜３０１頁におけるｒ１４ビー／ ）単
調型ＮＭＯ３−Ｄ／Ａ変喚器Ｊ （Ｈ，Ｕ ＰＯ３Ｔ
ａｎｄＫ、５Ｃｌ（ＯＰＰＥ ”＾ １４ Ｂｉ
ｔ Ｍｏｎｏｔｏｎｉｃ ＮＭＯＳ Ｄ／八 Ｃ
ｏｎｖ−ｅｒｔｅｒ、 ”ＩＥＥＥ Ｊ、５ｏｌｉｄ
−３ｔａｔｅ Ｃ１ｒｃｕｉｔｓ、 ｖｏｌ、５ｃ１８
、Ｎｏ、３．＋）Ｐ ２９７ ３０１．Ｊｕｎｅ１９８
３゜以下、文献】と略記する。）に示されている。
−２Ｒラダーネツトワークを用いた装置が有名であるが
、ＭＯＳ型の集積回路においては抵抗体の抵抗値の問題
から専ら分圧抵抗型のディジタル−アナログ変換装置が
多用されており、その典型的な例がＨ，Ｕ、ポストとに
、ショソペによるアイ・イー・イー・イーのジャーナル
・オン・ソリッド・ステート・サーキット１ｓｃ−１８
第３号第２９７〜３０１頁におけるｒ１４ビー／ ）単
調型ＮＭＯ３−Ｄ／Ａ変喚器Ｊ （Ｈ，Ｕ ＰＯ３Ｔ
ａｎｄＫ、５Ｃｌ（ＯＰＰＥ ”＾ １４ Ｂｉ
ｔ Ｍｏｎｏｔｏｎｉｃ ＮＭＯＳ Ｄ／八 Ｃ
ｏｎｖ−ｅｒｔｅｒ、 ”ＩＥＥＥ Ｊ、５ｏｌｉｄ
−３ｔａｔｅ Ｃ１ｒｃｕｉｔｓ、 ｖｏｌ、５ｃ１８
、Ｎｏ、３．＋）Ｐ ２９７ ３０１．Ｊｕｎｅ１９８
３゜以下、文献】と略記する。）に示されている。
発明が解決しようとする問題点
ところで、前記文献１に示されるような分圧砥抗型のデ
ィジタル−アナログ変換装置は、複数の分圧タップを有
する抵抗分圧回路と、前記複数の分圧タップと出力端子
の間に接続された複数のスイッチング回路と入力データ
に応じて前記スイッチング回路を個々にオンせしめるデ
コーダを備えているが、一般的には、ｎピントのディジ
タル−アナログ変換装置を実現するためには２０個の分
圧タップとスイッチング回路を必要とする。前記文献１
には粗分圧抵抗回路と回分圧抵抗回路を組み合わせるこ
とにより、少ない分圧タップ数で高分解能の変換装置を
実現した例が紹介されているが、粗分圧抵抗回路と回分
圧抵抗回路の結合のための２木の接続ラインと複雑な切
り換え回路が必要になるなどの問題点を有している。
ィジタル−アナログ変換装置は、複数の分圧タップを有
する抵抗分圧回路と、前記複数の分圧タップと出力端子
の間に接続された複数のスイッチング回路と入力データ
に応じて前記スイッチング回路を個々にオンせしめるデ
コーダを備えているが、一般的には、ｎピントのディジ
タル−アナログ変換装置を実現するためには２０個の分
圧タップとスイッチング回路を必要とする。前記文献１
には粗分圧抵抗回路と回分圧抵抗回路を組み合わせるこ
とにより、少ない分圧タップ数で高分解能の変換装置を
実現した例が紹介されているが、粗分圧抵抗回路と回分
圧抵抗回路の結合のための２木の接続ラインと複雑な切
り換え回路が必要になるなどの問題点を有している。
問題点を解決するための手段
前記した問題点を解決するために本発明のディジタル−
アナログ変換装置は、抵抗の複数の分圧タップとそれを
グループ分けした複数の中間端子の間に接続された複数
のスイッチング手段と、前記各中間端子の隣接した２端
子間に接続された複数の分圧回路と、入力データの上位
ビットのデータに対応して前記複数のスイッチング手段
のオンオフをコントロールするとともに前記複数の分圧
回路のいずれかを活性状態にする第１のデコーダと、入
力データの特定のビットの論理レベルに応じて前記分圧
回路の分圧比を選択せしめる第２のデコーダを備えてい
る。
アナログ変換装置は、抵抗の複数の分圧タップとそれを
グループ分けした複数の中間端子の間に接続された複数
のスイッチング手段と、前記各中間端子の隣接した２端
子間に接続された複数の分圧回路と、入力データの上位
ビットのデータに対応して前記複数のスイッチング手段
のオンオフをコントロールするとともに前記複数の分圧
回路のいずれかを活性状態にする第１のデコーダと、入
力データの特定のビットの論理レベルに応じて前記分圧
回路の分圧比を選択せしめる第２のデコーダを備えてい
る。
作用
本発明では前記した構成によって、分圧タップ数を増加
させることなく、また、前車な構成で高精度のディジタ
ル−アナログ変換装置を得ることができる。
させることなく、また、前車な構成で高精度のディジタ
ル−アナログ変換装置を得ることができる。
実施例
以下、本発明の一実施例のディジタル−アナログ変換装
置について図面を参照しながら説明する。
置について図面を参照しながら説明する。
第１図は本発明の一実施例における中心部圧縮型の１２
ビット分解能のディジタル−アナログ変換装置の構成図
を示したものである。第１図において、中央部に配置さ
れた２５６個の同一抵抗値の低抵抗１０００〜１２５５
と、低抵抗例の一端とプラス側給電端子３０の間に直列
に接続された７個の同一抵抗値の抵抗１８００〜１８０
６と、低抵抗列の他端とマイナス側給電端子４０の間に
直列に接続された７個の同一抵抗値の抵抗１８１０〜１
８１６によって２６８個の分圧タップを有する抵抗分圧
回路が構成されている。この抵抗分圧回路の中心部の２
５６個の分圧タップと１７箇所の行接続線路１９００．
１９０１，１９０２゜１９０３、・・・・・・、１９１
６の間に接続された２５６個のＰチャネルＭＯ５）ラン
シスター２０００〜２２５５と２５６個のＮチャネルＭ
Ｏ３）ランシスタ３０００〜３２５５によってスイッチ
ングマトリクスが構成されている。また、前記行接続線
路１９００ならびに１９０１と出力端子５０の間にはＰ
チャネルＭＯ３Ｉ−ランシスタ１０１，１０２とＮチャ
ネルＭＯ３）ランシスタ１０３，１０４と高抵抗１０６
，１０８．さらには前記高抵抗１０６゜１０８の３倍の
抵抗値を存する高抵抗１０５゜１０７によって構成され
た副分圧回路１００が接続され、前記行接続線路１９０
１〜１９１５と前記出力端子５０の間にも同様の副分圧
回路１１０〜２５０が接続されている。さらに、前記抵
抗分圧回路のプラス側の６個の分圧タップと前記出力端
子５０の間にはプラス側コーススイッチング回路３００
が接続され、前記抵抗分圧回路のマイナス側の６個の分
圧タップと前記出力端子５０の間にはマイナス側コース
スイッチング回路３５０が接続されている。
ビット分解能のディジタル−アナログ変換装置の構成図
を示したものである。第１図において、中央部に配置さ
れた２５６個の同一抵抗値の低抵抗１０００〜１２５５
と、低抵抗例の一端とプラス側給電端子３０の間に直列
に接続された７個の同一抵抗値の抵抗１８００〜１８０
６と、低抵抗列の他端とマイナス側給電端子４０の間に
直列に接続された７個の同一抵抗値の抵抗１８１０〜１
８１６によって２６８個の分圧タップを有する抵抗分圧
回路が構成されている。この抵抗分圧回路の中心部の２
５６個の分圧タップと１７箇所の行接続線路１９００．
１９０１，１９０２゜１９０３、・・・・・・、１９１
６の間に接続された２５６個のＰチャネルＭＯ５）ラン
シスター２０００〜２２５５と２５６個のＮチャネルＭ
Ｏ３）ランシスタ３０００〜３２５５によってスイッチ
ングマトリクスが構成されている。また、前記行接続線
路１９００ならびに１９０１と出力端子５０の間にはＰ
チャネルＭＯ３Ｉ−ランシスタ１０１，１０２とＮチャ
ネルＭＯ３）ランシスタ１０３，１０４と高抵抗１０６
，１０８．さらには前記高抵抗１０６゜１０８の３倍の
抵抗値を存する高抵抗１０５゜１０７によって構成され
た副分圧回路１００が接続され、前記行接続線路１９０
１〜１９１５と前記出力端子５０の間にも同様の副分圧
回路１１０〜２５０が接続されている。さらに、前記抵
抗分圧回路のプラス側の６個の分圧タップと前記出力端
子５０の間にはプラス側コーススイッチング回路３００
が接続され、前記抵抗分圧回路のマイナス側の６個の分
圧タップと前記出力端子５０の間にはマイナス側コース
スイッチング回路３５０が接続されている。
一方、データ入力端子１０〜２１に供給される入力デー
タＤＯ〜Ｄｌｌのうち上位４ビットのデータＤ８〜Ｄｌ
ｌが前記プラス側コーススイッチング回路３００および
前記マイナス側コーススイッチング回路３５０をコント
ロールするコースデコーダ４００に供給され、また、上
位１０ビットのデータＤ２〜Ｄｌｌが前記ＰチャネルＭ
ＯＳトランジスタ２０００〜２２５５および前記Ｎチャ
ネルＭＯＳトランジスタ３０００〜３２５５をオンオフ
する主デコーダ５００に供給され、下位２ビットのデー
タＤＯ〜Ｄ１が前記副分圧回路１００〜２５０の分圧比
を選択する副デコーダ６００〜７５０に供給されている
。
タＤＯ〜Ｄｌｌのうち上位４ビットのデータＤ８〜Ｄｌ
ｌが前記プラス側コーススイッチング回路３００および
前記マイナス側コーススイッチング回路３５０をコント
ロールするコースデコーダ４００に供給され、また、上
位１０ビットのデータＤ２〜Ｄｌｌが前記ＰチャネルＭ
ＯＳトランジスタ２０００〜２２５５および前記Ｎチャ
ネルＭＯＳトランジスタ３０００〜３２５５をオンオフ
する主デコーダ５００に供給され、下位２ビットのデー
タＤＯ〜Ｄ１が前記副分圧回路１００〜２５０の分圧比
を選択する副デコーダ６００〜７５０に供給されている
。
以上のように構成されたディジタル−アナログ変換装置
についてその動作を説明する。
についてその動作を説明する。
まず、データ入力端子２１〜１０に供給される１２ビッ
トの入力データが［０１１ＸＸＸＸＸＸ×××］のとき
（×は不定）には主デコーダ５００の３入力ＮＡＮＤゲ
ート５０１の出力レベルが“Ｏ゛ となり、［Ｉ Ｑ
Ｏｘｘｘｘｘｘｘｘｘ］のときには３入力ＮＡＮＤゲー
ト５０２の出力レベルが０° となるので、入力データ
が［０１１０００００００００］から［１００１１１１
１１１１１］の範囲にあるときにはＮＡＮＤゲート５０
３の出力レベルが“１′に移行して主デコーダ５００に
よるＰチャネルＭＯ３）ランジスタ２０００〜２２５５
およびＮチャネルＭｏＳトランジスタ３０００〜３２５
５の選択が有効となる。
トの入力データが［０１１ＸＸＸＸＸＸ×××］のとき
（×は不定）には主デコーダ５００の３入力ＮＡＮＤゲ
ート５０１の出力レベルが“Ｏ゛ となり、［Ｉ Ｑ
Ｏｘｘｘｘｘｘｘｘｘ］のときには３入力ＮＡＮＤゲー
ト５０２の出力レベルが０° となるので、入力データ
が［０１１０００００００００］から［１００１１１１
１１１１１］の範囲にあるときにはＮＡＮＤゲート５０
３の出力レベルが“１′に移行して主デコーダ５００に
よるＰチャネルＭＯ３）ランジスタ２０００〜２２５５
およびＮチャネルＭｏＳトランジスタ３０００〜３２５
５の選択が有効となる。
これに対してデータ入力端子２１〜ＩＯに供給される１
２ビットの入力データが前記範囲外のときにはコースデ
コーダ４００によってプラス側コーススイッチング回路
３００あるいはマイナス側コーススイッチング回路３５
０を構成するスイッチングトランジスタ対のどれかがオ
ン状態になる。
２ビットの入力データが前記範囲外のときにはコースデ
コーダ４００によってプラス側コーススイッチング回路
３００あるいはマイナス側コーススイッチング回路３５
０を構成するスイッチングトランジスタ対のどれかがオ
ン状態になる。
さて、１２ビットの入力データが前記範囲内のときには
その７ビット目から１０ビット目までのデータＤ６〜Ｄ
９の内容に応じて主デコーダ５００を構成する４入力Ｎ
ＡＮＤゲート５１０〜５２５のいずれかの出力レベルが
“ビに移行し、１６列１６行のマトリクス状に配置され
たＰチャネルＭＯ３）ランジスタ２０００〜２２５５お
よびＮチャネルＭｏ３）ランジスタ３０００〜３２５５
のいずれかの列グループが選択される。また、３ビット
目から６ビット目までのデータＤ２〜Ｄ５の内容に応じ
て主デコーダ５００を構成する４入力ＮＡＮＤゲート５
５０〜５６５のいずれかの出力レベルが“１°に移行し
て副デコーダ６００〜７５０を介して副分圧回路１００
〜２５０のいずれかが活性状態にされる。
その７ビット目から１０ビット目までのデータＤ６〜Ｄ
９の内容に応じて主デコーダ５００を構成する４入力Ｎ
ＡＮＤゲート５１０〜５２５のいずれかの出力レベルが
“ビに移行し、１６列１６行のマトリクス状に配置され
たＰチャネルＭＯ３）ランジスタ２０００〜２２５５お
よびＮチャネルＭｏ３）ランジスタ３０００〜３２５５
のいずれかの列グループが選択される。また、３ビット
目から６ビット目までのデータＤ２〜Ｄ５の内容に応じ
て主デコーダ５００を構成する４入力ＮＡＮＤゲート５
５０〜５６５のいずれかの出力レベルが“１°に移行し
て副デコーダ６００〜７５０を介して副分圧回路１００
〜２５０のいずれかが活性状態にされる。
さらに、副デコーダ６００と副分圧回路１００が接続さ
れた行接続線路１９００．１９０１を例にとって説明す
ると、１ビット目と２ビット目のデータＤｏ−Ｄｉの内
容に応じて副デコーダ６００を構成する４個のＡＮＤゲ
ートまたはＮＡＮＤゲート６０１〜６０３の出力レベル
が決定されて副分圧回路１００を構成する４個のＭＯＳ
トランジスタ１０１〜１０４のオン、オフがコントロー
ルされる。例えば、［ＤＩＤＯ］の内容が［００］のと
きにはＡＮＤゲート６０４のみが活性状態になってＭｏ
３）ランジスタ１０４だけがオン状態になるが、［０１
コのときにはＡＮＤゲート６０４とＮＡＮＤゲート６０
１が活性状態になってＭｏ３）ランジスタ１０４とＭＯ
Ｓトランジスタ１０１の両方がオン状態になり、［１０
］のときにはＡＮＤゲート６０４とＮＡＮＤゲート６０
２が活性状態になってＭｏ３）ランジスタ１０４゜１０
２がオン状態になり、［１１コのときにはＮＡＮＤゲー
ト６０２とＡＮＤゲート６０３が活性状態になってＭｏ
Ｓトランジスタ１０２．１０３がオン状態になる。その
結果、出力端子５０には入力データの下位２ビットの内
容に応じてステップ的に変化する電位が得られ、１ステ
ツプあたりの電圧は行接）’ｆ線路１９００と行接続線
路１９０１の電位差を４分割した値となる。
れた行接続線路１９００．１９０１を例にとって説明す
ると、１ビット目と２ビット目のデータＤｏ−Ｄｉの内
容に応じて副デコーダ６００を構成する４個のＡＮＤゲ
ートまたはＮＡＮＤゲート６０１〜６０３の出力レベル
が決定されて副分圧回路１００を構成する４個のＭＯＳ
トランジスタ１０１〜１０４のオン、オフがコントロー
ルされる。例えば、［ＤＩＤＯ］の内容が［００］のと
きにはＡＮＤゲート６０４のみが活性状態になってＭｏ
３）ランジスタ１０４だけがオン状態になるが、［０１
コのときにはＡＮＤゲート６０４とＮＡＮＤゲート６０
１が活性状態になってＭｏ３）ランジスタ１０４とＭＯ
Ｓトランジスタ１０１の両方がオン状態になり、［１０
］のときにはＡＮＤゲート６０４とＮＡＮＤゲート６０
２が活性状態になってＭｏ３）ランジスタ１０４゜１０
２がオン状態になり、［１１コのときにはＮＡＮＤゲー
ト６０２とＡＮＤゲート６０３が活性状態になってＭｏ
Ｓトランジスタ１０２．１０３がオン状態になる。その
結果、出力端子５０には入力データの下位２ビットの内
容に応じてステップ的に変化する電位が得られ、１ステ
ツプあたりの電圧は行接）’ｆ線路１９００と行接続線
路１９０１の電位差を４分割した値となる。
このようにして、第１図に示したディジタル−アナログ
変換装置では少ない分圧タップ数でありながらデータ入
力端子２１〜１０に供給される１２ビット分の入力デー
タによって１２ビット相当の分解能を有する出力電圧が
得られる。
変換装置では少ない分圧タップ数でありながらデータ入
力端子２１〜１０に供給される１２ビット分の入力デー
タによって１２ビット相当の分解能を有する出力電圧が
得られる。
つぎに、第２図は本発明の別の実施例におけるディジタ
ル−アナログ変換装置の構成図を示したものである。第
１図の装置ではＭｏ３）ランジスクと高抵抗の直列回路
によって副分圧回路１００〜２５０を構成しているのに
対して、第２図の装置では直列に接続されたＭｏ３Ｉ−
ランジスタのオン抵抗を利用して副分圧回路１００〜２
５０を構成している。すなわち、すべてのＭｏ５）ラン
ジスタのオン抵抗がほぼ等しくなるように設定されてい
るものとすると、副デコーダ６００を構成するＮＡＮＤ
ゲート６０１が活性状態になったときの抵抗分圧回路の
分圧タップから出力端子５０までの抵抗値はＮＡＮＤゲ
ート６０２が活性状態になったときのそれに比べて３倍
となり、第１図の副分圧回路１００において抵抗１０５
，１０６の抵抗値を各ＭＯ３）ランジスタのオン抵抗が
無視できる程度にまで大きくするのと同等の特性が得ら
れる。
ル−アナログ変換装置の構成図を示したものである。第
１図の装置ではＭｏ３）ランジスクと高抵抗の直列回路
によって副分圧回路１００〜２５０を構成しているのに
対して、第２図の装置では直列に接続されたＭｏ３Ｉ−
ランジスタのオン抵抗を利用して副分圧回路１００〜２
５０を構成している。すなわち、すべてのＭｏ５）ラン
ジスタのオン抵抗がほぼ等しくなるように設定されてい
るものとすると、副デコーダ６００を構成するＮＡＮＤ
ゲート６０１が活性状態になったときの抵抗分圧回路の
分圧タップから出力端子５０までの抵抗値はＮＡＮＤゲ
ート６０２が活性状態になったときのそれに比べて３倍
となり、第１図の副分圧回路１００において抵抗１０５
，１０６の抵抗値を各ＭＯ３）ランジスタのオン抵抗が
無視できる程度にまで大きくするのと同等の特性が得ら
れる。
発明の効果
本発明のディジタル−アナログ変換装置は以上の説明か
らも明らかなように、抵抗１０００〜１２５５によって
構成され、複数の分圧タップを有する抵抗手段と、前記
各分圧タップとそれをグループ分けした複数の中間端子
（実施例においては行接続線路１９００〜１９１６）の
間に接続された複数のスイッチング手段（実施例におい
てはＰチャネルＭＯ３）ランジスタ２０００〜２２５５
とＮチャネルＭＯ３）ランジスタ３０００〜３２５５に
よって構成されている。）と、前記各中間端子の隣接し
た２端子間に接続され、その間の電圧を少なくとも４段
階に分圧して出力端子に送出する複数の分圧回路（実施
例においては副分圧回路１００〜２５０）と、入力デー
タの少なくとも特定の２ビットを除く上位ビットのデー
タに対応して前記複数のスイッチング手段のオン、オフ
をコントロールするとともに前記複数の分圧回路のいず
れかを活性状態にする第１のデコーダ（実施例において
は主デコーダ５００）と、前記特定のビットの論理レベ
ルに応じて前記分圧回路の分圧比を選択せしめる第２の
デコーダ（実施例においては副デコーダ６００〜７５０
）を備えたことを特徴とするもので、分圧タップ数を増
加させることなく、また、簡単な構成で高精度のディジ
タル−アナログ変換装置を得ることができ、大なる効果
を奏する。
らも明らかなように、抵抗１０００〜１２５５によって
構成され、複数の分圧タップを有する抵抗手段と、前記
各分圧タップとそれをグループ分けした複数の中間端子
（実施例においては行接続線路１９００〜１９１６）の
間に接続された複数のスイッチング手段（実施例におい
てはＰチャネルＭＯ３）ランジスタ２０００〜２２５５
とＮチャネルＭＯ３）ランジスタ３０００〜３２５５に
よって構成されている。）と、前記各中間端子の隣接し
た２端子間に接続され、その間の電圧を少なくとも４段
階に分圧して出力端子に送出する複数の分圧回路（実施
例においては副分圧回路１００〜２５０）と、入力デー
タの少なくとも特定の２ビットを除く上位ビットのデー
タに対応して前記複数のスイッチング手段のオン、オフ
をコントロールするとともに前記複数の分圧回路のいず
れかを活性状態にする第１のデコーダ（実施例において
は主デコーダ５００）と、前記特定のビットの論理レベ
ルに応じて前記分圧回路の分圧比を選択せしめる第２の
デコーダ（実施例においては副デコーダ６００〜７５０
）を備えたことを特徴とするもので、分圧タップ数を増
加させることなく、また、簡単な構成で高精度のディジ
タル−アナログ変換装置を得ることができ、大なる効果
を奏する。
第１図は本発明の一実施例におけるディジタル−アナロ
グ変換装置の構成図、第２図は本発明の別の実施例にお
けるディジタル−アナログ変換装置の構成図である。 １００〜２５０・・・・・・副分圧回路、５００・・・
・・・主デコーダ、６００〜７５０・・・・・・副デコ
ーダ、１０００〜１２５５・・・・・・抵抗、２０００
〜２２５５・・・・・・ＭＯ３Ｉ−ランジスタ、３００
０〜３２５５・・・・・・ＭＯＳトランジスタ。
グ変換装置の構成図、第２図は本発明の別の実施例にお
けるディジタル−アナログ変換装置の構成図である。 １００〜２５０・・・・・・副分圧回路、５００・・・
・・・主デコーダ、６００〜７５０・・・・・・副デコ
ーダ、１０００〜１２５５・・・・・・抵抗、２０００
〜２２５５・・・・・・ＭＯ３Ｉ−ランジスタ、３００
０〜３２５５・・・・・・ＭＯＳトランジスタ。
Claims (1)
- 複数の分圧タップを有する抵抗手段と、前記各分圧タッ
プとそれをグループ分けした複数の中間端子の間に接続
された複数のスイッチング手段と、前記各中間端子の隣
接した２端子間に接続され、その間の電圧を少なくとも
４段階に分圧して出力端子に送出する複数の分圧回路と
、入力データの少なくとも特定の２ビットを除く上位ビ
ットのデータに対応して前記複数のスイッチング手段の
オン、オフをコントロールするとともに前記複数の分圧
回路のいずれかを活性状態にする第１のデコーダと、前
記特定のビットの論理レベルに応じて前記分圧回路の分
圧比を選択せしめる第２のデコーダを備えてなるディジ
タル−アナログ変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61238302A JPH0824266B2 (ja) | 1986-10-07 | 1986-10-07 | ディジタル−アナログ変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61238302A JPH0824266B2 (ja) | 1986-10-07 | 1986-10-07 | ディジタル−アナログ変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6392130A true JPS6392130A (ja) | 1988-04-22 |
| JPH0824266B2 JPH0824266B2 (ja) | 1996-03-06 |
Family
ID=17028180
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61238302A Expired - Lifetime JPH0824266B2 (ja) | 1986-10-07 | 1986-10-07 | ディジタル−アナログ変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0824266B2 (ja) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5613829A (en) * | 1979-07-13 | 1981-02-10 | Nec Corp | Voltage dividing circuit |
| JPS59152720A (ja) * | 1983-02-19 | 1984-08-31 | Sony Corp | デジタルアナログ変換回路 |
| JPS59193621A (ja) * | 1983-04-18 | 1984-11-02 | Toshiba Corp | デジタル−アナログ変換回路 |
| JPS59208427A (ja) * | 1983-05-13 | 1984-11-26 | Tokyo Electric Co Ltd | ロ−ドセル |
| JPS60194621A (ja) * | 1984-02-17 | 1985-10-03 | アナログ デバイセス インコーポレーテツド | 二段高分解能デジタル‐アナログ変換器 |
-
1986
- 1986-10-07 JP JP61238302A patent/JPH0824266B2/ja not_active Expired - Lifetime
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5613829A (en) * | 1979-07-13 | 1981-02-10 | Nec Corp | Voltage dividing circuit |
| JPS59152720A (ja) * | 1983-02-19 | 1984-08-31 | Sony Corp | デジタルアナログ変換回路 |
| JPS59193621A (ja) * | 1983-04-18 | 1984-11-02 | Toshiba Corp | デジタル−アナログ変換回路 |
| JPS59208427A (ja) * | 1983-05-13 | 1984-11-26 | Tokyo Electric Co Ltd | ロ−ドセル |
| JPS60194621A (ja) * | 1984-02-17 | 1985-10-03 | アナログ デバイセス インコーポレーテツド | 二段高分解能デジタル‐アナログ変換器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0824266B2 (ja) | 1996-03-06 |
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