JPS6392130A - ディジタル−アナログ変換装置 - Google Patents
ディジタル−アナログ変換装置Info
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- JPS6392130A JPS6392130A JP23830286A JP23830286A JPS6392130A JP S6392130 A JPS6392130 A JP S6392130A JP 23830286 A JP23830286 A JP 23830286A JP 23830286 A JP23830286 A JP 23830286A JP S6392130 A JPS6392130 A JP S6392130A
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- Japan
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- voltage dividing
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- circuits
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- 238000006243 chemical reaction Methods 0.000 claims abstract description 6
- 239000011159 matrix material Substances 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 101100001676 Emericella variicolor andK gene Proteins 0.000 description 1
- 230000006835 compression Effects 0.000 description 1
- 238000007906 compression Methods 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
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- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は分圧抵抗を用いたディジタル−アナログ変換装
置に関し、特に、少ない分圧抵抗の数で変換ビット数を
多(することのできる装置を提供するものである。
置に関し、特に、少ない分圧抵抗の数で変換ビット数を
多(することのできる装置を提供するものである。
従来の技術
抵抗を用いたディジタル−アナログ変換装置としてはR
−2Rラダーネツトワークを用いた装置が有名であるが
、MOS型の集積回路においては抵抗体の抵抗値の問題
から専ら分圧抵抗型のディジタル−アナログ変換装置が
多用されており、その典型的な例がH,U、ポストとに
、ショソペによるアイ・イー・イー・イーのジャーナル
・オン・ソリッド・ステート・サーキット1sc−18
第3号第297〜301頁におけるr14ビー/ )単
調型NMO3−D/A変喚器J (H,U PO3T
andK、5Cl(OPPE ”^ 14 Bi
t Monotonic NMOS D/八 C
onv−erter、 ”IEEE J、5olid
−3tate C1rcuits、 vol、5c18
、No、3.+)P 297 301.June198
3゜以下、文献】と略記する。)に示されている。
−2Rラダーネツトワークを用いた装置が有名であるが
、MOS型の集積回路においては抵抗体の抵抗値の問題
から専ら分圧抵抗型のディジタル−アナログ変換装置が
多用されており、その典型的な例がH,U、ポストとに
、ショソペによるアイ・イー・イー・イーのジャーナル
・オン・ソリッド・ステート・サーキット1sc−18
第3号第297〜301頁におけるr14ビー/ )単
調型NMO3−D/A変喚器J (H,U PO3T
andK、5Cl(OPPE ”^ 14 Bi
t Monotonic NMOS D/八 C
onv−erter、 ”IEEE J、5olid
−3tate C1rcuits、 vol、5c18
、No、3.+)P 297 301.June198
3゜以下、文献】と略記する。)に示されている。
発明が解決しようとする問題点
ところで、前記文献1に示されるような分圧砥抗型のデ
ィジタル−アナログ変換装置は、複数の分圧タップを有
する抵抗分圧回路と、前記複数の分圧タップと出力端子
の間に接続された複数のスイッチング回路と入力データ
に応じて前記スイッチング回路を個々にオンせしめるデ
コーダを備えているが、一般的には、nピントのディジ
タル−アナログ変換装置を実現するためには20個の分
圧タップとスイッチング回路を必要とする。前記文献1
には粗分圧抵抗回路と回分圧抵抗回路を組み合わせるこ
とにより、少ない分圧タップ数で高分解能の変換装置を
実現した例が紹介されているが、粗分圧抵抗回路と回分
圧抵抗回路の結合のための2木の接続ラインと複雑な切
り換え回路が必要になるなどの問題点を有している。
ィジタル−アナログ変換装置は、複数の分圧タップを有
する抵抗分圧回路と、前記複数の分圧タップと出力端子
の間に接続された複数のスイッチング回路と入力データ
に応じて前記スイッチング回路を個々にオンせしめるデ
コーダを備えているが、一般的には、nピントのディジ
タル−アナログ変換装置を実現するためには20個の分
圧タップとスイッチング回路を必要とする。前記文献1
には粗分圧抵抗回路と回分圧抵抗回路を組み合わせるこ
とにより、少ない分圧タップ数で高分解能の変換装置を
実現した例が紹介されているが、粗分圧抵抗回路と回分
圧抵抗回路の結合のための2木の接続ラインと複雑な切
り換え回路が必要になるなどの問題点を有している。
問題点を解決するための手段
前記した問題点を解決するために本発明のディジタル−
アナログ変換装置は、抵抗の複数の分圧タップとそれを
グループ分けした複数の中間端子の間に接続された複数
のスイッチング手段と、前記各中間端子の隣接した2端
子間に接続された複数の分圧回路と、入力データの上位
ビットのデータに対応して前記複数のスイッチング手段
のオンオフをコントロールするとともに前記複数の分圧
回路のいずれかを活性状態にする第1のデコーダと、入
力データの特定のビットの論理レベルに応じて前記分圧
回路の分圧比を選択せしめる第2のデコーダを備えてい
る。
アナログ変換装置は、抵抗の複数の分圧タップとそれを
グループ分けした複数の中間端子の間に接続された複数
のスイッチング手段と、前記各中間端子の隣接した2端
子間に接続された複数の分圧回路と、入力データの上位
ビットのデータに対応して前記複数のスイッチング手段
のオンオフをコントロールするとともに前記複数の分圧
回路のいずれかを活性状態にする第1のデコーダと、入
力データの特定のビットの論理レベルに応じて前記分圧
回路の分圧比を選択せしめる第2のデコーダを備えてい
る。
作用
本発明では前記した構成によって、分圧タップ数を増加
させることなく、また、前車な構成で高精度のディジタ
ル−アナログ変換装置を得ることができる。
させることなく、また、前車な構成で高精度のディジタ
ル−アナログ変換装置を得ることができる。
実施例
以下、本発明の一実施例のディジタル−アナログ変換装
置について図面を参照しながら説明する。
置について図面を参照しながら説明する。
第1図は本発明の一実施例における中心部圧縮型の12
ビット分解能のディジタル−アナログ変換装置の構成図
を示したものである。第1図において、中央部に配置さ
れた256個の同一抵抗値の低抵抗1000〜1255
と、低抵抗例の一端とプラス側給電端子30の間に直列
に接続された7個の同一抵抗値の抵抗1800〜180
6と、低抵抗列の他端とマイナス側給電端子40の間に
直列に接続された7個の同一抵抗値の抵抗1810〜1
816によって268個の分圧タップを有する抵抗分圧
回路が構成されている。この抵抗分圧回路の中心部の2
56個の分圧タップと17箇所の行接続線路1900.
1901,1902゜1903、・・・・・・、191
6の間に接続された256個のPチャネルMO5)ラン
シスター2000〜2255と256個のNチャネルM
O3)ランシスタ3000〜3255によってスイッチ
ングマトリクスが構成されている。また、前記行接続線
路1900ならびに1901と出力端子50の間にはP
チャネルMO3I−ランシスタ101,102とNチャ
ネルMO3)ランシスタ103,104と高抵抗106
,108.さらには前記高抵抗106゜108の3倍の
抵抗値を存する高抵抗105゜107によって構成され
た副分圧回路100が接続され、前記行接続線路190
1〜1915と前記出力端子50の間にも同様の副分圧
回路110〜250が接続されている。さらに、前記抵
抗分圧回路のプラス側の6個の分圧タップと前記出力端
子50の間にはプラス側コーススイッチング回路300
が接続され、前記抵抗分圧回路のマイナス側の6個の分
圧タップと前記出力端子50の間にはマイナス側コース
スイッチング回路350が接続されている。
ビット分解能のディジタル−アナログ変換装置の構成図
を示したものである。第1図において、中央部に配置さ
れた256個の同一抵抗値の低抵抗1000〜1255
と、低抵抗例の一端とプラス側給電端子30の間に直列
に接続された7個の同一抵抗値の抵抗1800〜180
6と、低抵抗列の他端とマイナス側給電端子40の間に
直列に接続された7個の同一抵抗値の抵抗1810〜1
816によって268個の分圧タップを有する抵抗分圧
回路が構成されている。この抵抗分圧回路の中心部の2
56個の分圧タップと17箇所の行接続線路1900.
1901,1902゜1903、・・・・・・、191
6の間に接続された256個のPチャネルMO5)ラン
シスター2000〜2255と256個のNチャネルM
O3)ランシスタ3000〜3255によってスイッチ
ングマトリクスが構成されている。また、前記行接続線
路1900ならびに1901と出力端子50の間にはP
チャネルMO3I−ランシスタ101,102とNチャ
ネルMO3)ランシスタ103,104と高抵抗106
,108.さらには前記高抵抗106゜108の3倍の
抵抗値を存する高抵抗105゜107によって構成され
た副分圧回路100が接続され、前記行接続線路190
1〜1915と前記出力端子50の間にも同様の副分圧
回路110〜250が接続されている。さらに、前記抵
抗分圧回路のプラス側の6個の分圧タップと前記出力端
子50の間にはプラス側コーススイッチング回路300
が接続され、前記抵抗分圧回路のマイナス側の6個の分
圧タップと前記出力端子50の間にはマイナス側コース
スイッチング回路350が接続されている。
一方、データ入力端子10〜21に供給される入力デー
タDO〜Dllのうち上位4ビットのデータD8〜Dl
lが前記プラス側コーススイッチング回路300および
前記マイナス側コーススイッチング回路350をコント
ロールするコースデコーダ400に供給され、また、上
位10ビットのデータD2〜Dllが前記PチャネルM
OSトランジスタ2000〜2255および前記Nチャ
ネルMOSトランジスタ3000〜3255をオンオフ
する主デコーダ500に供給され、下位2ビットのデー
タDO〜D1が前記副分圧回路100〜250の分圧比
を選択する副デコーダ600〜750に供給されている
。
タDO〜Dllのうち上位4ビットのデータD8〜Dl
lが前記プラス側コーススイッチング回路300および
前記マイナス側コーススイッチング回路350をコント
ロールするコースデコーダ400に供給され、また、上
位10ビットのデータD2〜Dllが前記PチャネルM
OSトランジスタ2000〜2255および前記Nチャ
ネルMOSトランジスタ3000〜3255をオンオフ
する主デコーダ500に供給され、下位2ビットのデー
タDO〜D1が前記副分圧回路100〜250の分圧比
を選択する副デコーダ600〜750に供給されている
。
以上のように構成されたディジタル−アナログ変換装置
についてその動作を説明する。
についてその動作を説明する。
まず、データ入力端子21〜10に供給される12ビッ
トの入力データが[011XXXXXX×××]のとき
(×は不定)には主デコーダ500の3入力NANDゲ
ート501の出力レベルが“O゛ となり、[I Q
Oxxxxxxxxx]のときには3入力NANDゲー
ト502の出力レベルが0° となるので、入力データ
が[011000000000]から[1001111
11111]の範囲にあるときにはNANDゲート50
3の出力レベルが“1′に移行して主デコーダ500に
よるPチャネルMO3)ランジスタ2000〜2255
およびNチャネルMoSトランジスタ3000〜325
5の選択が有効となる。
トの入力データが[011XXXXXX×××]のとき
(×は不定)には主デコーダ500の3入力NANDゲ
ート501の出力レベルが“O゛ となり、[I Q
Oxxxxxxxxx]のときには3入力NANDゲー
ト502の出力レベルが0° となるので、入力データ
が[011000000000]から[1001111
11111]の範囲にあるときにはNANDゲート50
3の出力レベルが“1′に移行して主デコーダ500に
よるPチャネルMO3)ランジスタ2000〜2255
およびNチャネルMoSトランジスタ3000〜325
5の選択が有効となる。
これに対してデータ入力端子21〜IOに供給される1
2ビットの入力データが前記範囲外のときにはコースデ
コーダ400によってプラス側コーススイッチング回路
300あるいはマイナス側コーススイッチング回路35
0を構成するスイッチングトランジスタ対のどれかがオ
ン状態になる。
2ビットの入力データが前記範囲外のときにはコースデ
コーダ400によってプラス側コーススイッチング回路
300あるいはマイナス側コーススイッチング回路35
0を構成するスイッチングトランジスタ対のどれかがオ
ン状態になる。
さて、12ビットの入力データが前記範囲内のときには
その7ビット目から10ビット目までのデータD6〜D
9の内容に応じて主デコーダ500を構成する4入力N
ANDゲート510〜525のいずれかの出力レベルが
“ビに移行し、16列16行のマトリクス状に配置され
たPチャネルMO3)ランジスタ2000〜2255お
よびNチャネルMo3)ランジスタ3000〜3255
のいずれかの列グループが選択される。また、3ビット
目から6ビット目までのデータD2〜D5の内容に応じ
て主デコーダ500を構成する4入力NANDゲート5
50〜565のいずれかの出力レベルが“1°に移行し
て副デコーダ600〜750を介して副分圧回路100
〜250のいずれかが活性状態にされる。
その7ビット目から10ビット目までのデータD6〜D
9の内容に応じて主デコーダ500を構成する4入力N
ANDゲート510〜525のいずれかの出力レベルが
“ビに移行し、16列16行のマトリクス状に配置され
たPチャネルMO3)ランジスタ2000〜2255お
よびNチャネルMo3)ランジスタ3000〜3255
のいずれかの列グループが選択される。また、3ビット
目から6ビット目までのデータD2〜D5の内容に応じ
て主デコーダ500を構成する4入力NANDゲート5
50〜565のいずれかの出力レベルが“1°に移行し
て副デコーダ600〜750を介して副分圧回路100
〜250のいずれかが活性状態にされる。
さらに、副デコーダ600と副分圧回路100が接続さ
れた行接続線路1900.1901を例にとって説明す
ると、1ビット目と2ビット目のデータDo−Diの内
容に応じて副デコーダ600を構成する4個のANDゲ
ートまたはNANDゲート601〜603の出力レベル
が決定されて副分圧回路100を構成する4個のMOS
トランジスタ101〜104のオン、オフがコントロー
ルされる。例えば、[DIDO]の内容が[00]のと
きにはANDゲート604のみが活性状態になってMo
3)ランジスタ104だけがオン状態になるが、[01
コのときにはANDゲート604とNANDゲート60
1が活性状態になってMo3)ランジスタ104とMO
Sトランジスタ101の両方がオン状態になり、[10
]のときにはANDゲート604とNANDゲート60
2が活性状態になってMo3)ランジスタ104゜10
2がオン状態になり、[11コのときにはNANDゲー
ト602とANDゲート603が活性状態になってMo
Sトランジスタ102.103がオン状態になる。その
結果、出力端子50には入力データの下位2ビットの内
容に応じてステップ的に変化する電位が得られ、1ステ
ツプあたりの電圧は行接)’f線路1900と行接続線
路1901の電位差を4分割した値となる。
れた行接続線路1900.1901を例にとって説明す
ると、1ビット目と2ビット目のデータDo−Diの内
容に応じて副デコーダ600を構成する4個のANDゲ
ートまたはNANDゲート601〜603の出力レベル
が決定されて副分圧回路100を構成する4個のMOS
トランジスタ101〜104のオン、オフがコントロー
ルされる。例えば、[DIDO]の内容が[00]のと
きにはANDゲート604のみが活性状態になってMo
3)ランジスタ104だけがオン状態になるが、[01
コのときにはANDゲート604とNANDゲート60
1が活性状態になってMo3)ランジスタ104とMO
Sトランジスタ101の両方がオン状態になり、[10
]のときにはANDゲート604とNANDゲート60
2が活性状態になってMo3)ランジスタ104゜10
2がオン状態になり、[11コのときにはNANDゲー
ト602とANDゲート603が活性状態になってMo
Sトランジスタ102.103がオン状態になる。その
結果、出力端子50には入力データの下位2ビットの内
容に応じてステップ的に変化する電位が得られ、1ステ
ツプあたりの電圧は行接)’f線路1900と行接続線
路1901の電位差を4分割した値となる。
このようにして、第1図に示したディジタル−アナログ
変換装置では少ない分圧タップ数でありながらデータ入
力端子21〜10に供給される12ビット分の入力デー
タによって12ビット相当の分解能を有する出力電圧が
得られる。
変換装置では少ない分圧タップ数でありながらデータ入
力端子21〜10に供給される12ビット分の入力デー
タによって12ビット相当の分解能を有する出力電圧が
得られる。
つぎに、第2図は本発明の別の実施例におけるディジタ
ル−アナログ変換装置の構成図を示したものである。第
1図の装置ではMo3)ランジスクと高抵抗の直列回路
によって副分圧回路100〜250を構成しているのに
対して、第2図の装置では直列に接続されたMo3I−
ランジスタのオン抵抗を利用して副分圧回路100〜2
50を構成している。すなわち、すべてのMo5)ラン
ジスタのオン抵抗がほぼ等しくなるように設定されてい
るものとすると、副デコーダ600を構成するNAND
ゲート601が活性状態になったときの抵抗分圧回路の
分圧タップから出力端子50までの抵抗値はNANDゲ
ート602が活性状態になったときのそれに比べて3倍
となり、第1図の副分圧回路100において抵抗105
,106の抵抗値を各MO3)ランジスタのオン抵抗が
無視できる程度にまで大きくするのと同等の特性が得ら
れる。
ル−アナログ変換装置の構成図を示したものである。第
1図の装置ではMo3)ランジスクと高抵抗の直列回路
によって副分圧回路100〜250を構成しているのに
対して、第2図の装置では直列に接続されたMo3I−
ランジスタのオン抵抗を利用して副分圧回路100〜2
50を構成している。すなわち、すべてのMo5)ラン
ジスタのオン抵抗がほぼ等しくなるように設定されてい
るものとすると、副デコーダ600を構成するNAND
ゲート601が活性状態になったときの抵抗分圧回路の
分圧タップから出力端子50までの抵抗値はNANDゲ
ート602が活性状態になったときのそれに比べて3倍
となり、第1図の副分圧回路100において抵抗105
,106の抵抗値を各MO3)ランジスタのオン抵抗が
無視できる程度にまで大きくするのと同等の特性が得ら
れる。
発明の効果
本発明のディジタル−アナログ変換装置は以上の説明か
らも明らかなように、抵抗1000〜1255によって
構成され、複数の分圧タップを有する抵抗手段と、前記
各分圧タップとそれをグループ分けした複数の中間端子
(実施例においては行接続線路1900〜1916)の
間に接続された複数のスイッチング手段(実施例におい
てはPチャネルMO3)ランジスタ2000〜2255
とNチャネルMO3)ランジスタ3000〜3255に
よって構成されている。)と、前記各中間端子の隣接し
た2端子間に接続され、その間の電圧を少なくとも4段
階に分圧して出力端子に送出する複数の分圧回路(実施
例においては副分圧回路100〜250)と、入力デー
タの少なくとも特定の2ビットを除く上位ビットのデー
タに対応して前記複数のスイッチング手段のオン、オフ
をコントロールするとともに前記複数の分圧回路のいず
れかを活性状態にする第1のデコーダ(実施例において
は主デコーダ500)と、前記特定のビットの論理レベ
ルに応じて前記分圧回路の分圧比を選択せしめる第2の
デコーダ(実施例においては副デコーダ600〜750
)を備えたことを特徴とするもので、分圧タップ数を増
加させることなく、また、簡単な構成で高精度のディジ
タル−アナログ変換装置を得ることができ、大なる効果
を奏する。
らも明らかなように、抵抗1000〜1255によって
構成され、複数の分圧タップを有する抵抗手段と、前記
各分圧タップとそれをグループ分けした複数の中間端子
(実施例においては行接続線路1900〜1916)の
間に接続された複数のスイッチング手段(実施例におい
てはPチャネルMO3)ランジスタ2000〜2255
とNチャネルMO3)ランジスタ3000〜3255に
よって構成されている。)と、前記各中間端子の隣接し
た2端子間に接続され、その間の電圧を少なくとも4段
階に分圧して出力端子に送出する複数の分圧回路(実施
例においては副分圧回路100〜250)と、入力デー
タの少なくとも特定の2ビットを除く上位ビットのデー
タに対応して前記複数のスイッチング手段のオン、オフ
をコントロールするとともに前記複数の分圧回路のいず
れかを活性状態にする第1のデコーダ(実施例において
は主デコーダ500)と、前記特定のビットの論理レベ
ルに応じて前記分圧回路の分圧比を選択せしめる第2の
デコーダ(実施例においては副デコーダ600〜750
)を備えたことを特徴とするもので、分圧タップ数を増
加させることなく、また、簡単な構成で高精度のディジ
タル−アナログ変換装置を得ることができ、大なる効果
を奏する。
第1図は本発明の一実施例におけるディジタル−アナロ
グ変換装置の構成図、第2図は本発明の別の実施例にお
けるディジタル−アナログ変換装置の構成図である。 100〜250・・・・・・副分圧回路、500・・・
・・・主デコーダ、600〜750・・・・・・副デコ
ーダ、1000〜1255・・・・・・抵抗、2000
〜2255・・・・・・MO3I−ランジスタ、300
0〜3255・・・・・・MOSトランジスタ。
グ変換装置の構成図、第2図は本発明の別の実施例にお
けるディジタル−アナログ変換装置の構成図である。 100〜250・・・・・・副分圧回路、500・・・
・・・主デコーダ、600〜750・・・・・・副デコ
ーダ、1000〜1255・・・・・・抵抗、2000
〜2255・・・・・・MO3I−ランジスタ、300
0〜3255・・・・・・MOSトランジスタ。
Claims (1)
- 複数の分圧タップを有する抵抗手段と、前記各分圧タッ
プとそれをグループ分けした複数の中間端子の間に接続
された複数のスイッチング手段と、前記各中間端子の隣
接した2端子間に接続され、その間の電圧を少なくとも
4段階に分圧して出力端子に送出する複数の分圧回路と
、入力データの少なくとも特定の2ビットを除く上位ビ
ットのデータに対応して前記複数のスイッチング手段の
オン、オフをコントロールするとともに前記複数の分圧
回路のいずれかを活性状態にする第1のデコーダと、前
記特定のビットの論理レベルに応じて前記分圧回路の分
圧比を選択せしめる第2のデコーダを備えてなるディジ
タル−アナログ変換装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61238302A JPH0824266B2 (ja) | 1986-10-07 | 1986-10-07 | ディジタル−アナログ変換装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61238302A JPH0824266B2 (ja) | 1986-10-07 | 1986-10-07 | ディジタル−アナログ変換装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS6392130A true JPS6392130A (ja) | 1988-04-22 |
JPH0824266B2 JPH0824266B2 (ja) | 1996-03-06 |
Family
ID=17028180
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61238302A Expired - Lifetime JPH0824266B2 (ja) | 1986-10-07 | 1986-10-07 | ディジタル−アナログ変換装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0824266B2 (ja) |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5613829A (en) * | 1979-07-13 | 1981-02-10 | Nec Corp | Voltage dividing circuit |
JPS59152720A (ja) * | 1983-02-19 | 1984-08-31 | Sony Corp | デジタルアナログ変換回路 |
JPS59193621A (ja) * | 1983-04-18 | 1984-11-02 | Toshiba Corp | デジタル−アナログ変換回路 |
JPS59208427A (ja) * | 1983-05-13 | 1984-11-26 | Tokyo Electric Co Ltd | ロ−ドセル |
JPS60194621A (ja) * | 1984-02-17 | 1985-10-03 | アナログ デバイセス インコーポレーテツド | 二段高分解能デジタル‐アナログ変換器 |
-
1986
- 1986-10-07 JP JP61238302A patent/JPH0824266B2/ja not_active Expired - Lifetime
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5613829A (en) * | 1979-07-13 | 1981-02-10 | Nec Corp | Voltage dividing circuit |
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Also Published As
Publication number | Publication date |
---|---|
JPH0824266B2 (ja) | 1996-03-06 |
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