JP3128477B2 - 電圧分割回路 - Google Patents
電圧分割回路Info
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Description
形成される電圧分割回路に係り、特に抵抗ストリングを
用いた電圧分割回路に関するもので、例えば各種電子機
器に用いられるAD変換器やDA変換器やアナログ回路
において基準電圧と接地電圧との間の中間電圧を生成す
るために使用される。
電圧分割回路の一例を示している。この電圧分割回路に
おいて、抵抗ストリング10は、基準電圧Vref ノード
と接地電圧Vssノードとの間にそれぞれの抵抗値が等し
い2n(n≧1)個の抵抗素子Rが直列に接続されたも
のであり、各直列接続点(2n−1個の電圧分割点)に
一定間隔で順次大きくなる分割電圧(基準電圧Vref と
接地電圧Vssとの間の中間電圧)が生成される。
の各抵抗素子Rの接地電圧ノード側の各一端の電圧(0
Vまたは2n−1個の分割電圧)を選択的に取り出すも
のであり、上記各抵抗素子Rの各一端に対応して各一端
が接続され、各他端が電圧出力端20に共通に接続され
てなる複数(2n個)のスイッチ回路が用いられてい
る。
用のデジタル信号入力(例えばnビットのバイナリコー
ド信号An-1〜A0)が論理回路(デコーダ回路)42
により処理(デコード)された出力により択一的にオン
状態に制御される。
値(0)〜最大値(2n−1)に応じて、接地電圧Vss
〜基準電圧Vref ×(2n−1)/2nの範囲内でデジタ
ル信号入力のLSB(最小重みビット)に対応する出力
電圧(基準電圧Vref /2n)を単位として順次大きく
なる電圧が選択されて出力される。
得られる分割電圧は、基準電圧Vref と接地電圧Vssと
の間がVref /2n単位で2n−1個に分割された値のい
ずれかであり、上記構成の電圧分割回路をnビットデジ
タル信号用の専用回路としてだけでなく、m(m<n)
ビット信号用の電圧分割回路として例えば時分割で切り
換え使用することを考えた場合には、次に述べるような
問題が生じる。
回路42のn個のアドレス入力端子にnビットの信号入
力を対応して供給し、mビット信号入力時にはデコード
回路42のn個のアドレス入力端子のうちの上位m個の
アドレス入力端子にnビットの信号入力を対応して供給
するように、アドレス接続切換回路(アドレスマップ切
換回路)を付加する必要が生じるので、回路構成が複雑
化する。
ード回路42の2n個の出力信号を選択回路41の2n個
のスイッチ回路に対応して供給し、mビット信号入力時
には、デコード回路42の2m個の出力信号を選択回路
41の2n個のスイッチ回路の配列内の1個おきの半分
のスイッチ回路に対応して供給するように、スイッチ接
続切換回路を付加する必要が生じるので、回路構成が複
雑化する。
電圧分割回路は、電圧分割制御用のデジタル信号入力の
うちの可変ビット数が異なる2つの動作モードに対応し
て切り換え使用する場合に、デジタル信号入力とデコー
ド回路のアドレス入力との対応関係とかデコード回路の
出力信号と、電圧選択用スイッチ回路との対応関係を切
り換えるための接続切換回路を付加する必要が生じるの
で、回路構成が複雑化するという問題があった。
たもので、電圧分割制御用のデジタル信号入力のうちの
可変ビット数が異なる2つの動作モードに対応して切り
換え使用する場合でも、回路構成の複雑化をまねかなく
て済む電圧分割回路を提供することを目的とする。
は、基準電圧ノードと接地電圧ノードとの間にそれぞれ
の抵抗値が等しい複数個の抵抗素子が直列に接続された
抵抗ストリングと、電圧分割制御用のデジタル信号入力
の全ビットが変化可能な第1の動作モードにおいては上
記デジタル信号入力の内容に応じて上記抵抗ストリング
の各抵抗素子の接地電圧ノード側の各一端の電圧を選択
的に取り出し、上記デジタル信号入力のうちの一部の下
位ビットが変化可能な第2の動作モードにおいては、前
記抵抗ストリングの中間点を所定の電圧ノードに接続し
た状態で上記下位ビットの内容に応じて上記抵抗ストリ
ングの中間点から基準電圧ノードまでの間の各抵抗素子
の接地電圧ノード側の各一端の電圧を選択的に取り出す
制御回路とを具備することを特徴とする。
は、電圧分割制御用のデジタル信号入力の全ビットが変
化可能な第1の動作モードにおいては、抵抗ストリング
の各抵抗素子の接地電圧ノード側の各一端の電圧を選択
的に取り出すことにより、全ビット用の電圧分割出力動
作が可能である。
一部の下位ビットが変化可能な第2の動作モードにおい
ては、抵抗ストリングの中間点を所定の電圧ノードに接
続した状態で下位ビットの内容に応じて抵抗ストリング
の中間点から基準電圧ノードまでの間の各抵抗素子の接
地電圧ノード側の各一端の電圧を選択的に取り出すこと
により、下位ビット用の電圧分割出力動作が可能であ
る。
力のうちの可変ビット数が異なる2つの動作モードに対
応して切り換え使用する場合でも、デジタル信号入力と
デコード回路のアドレス入力との対応関係とかデコード
回路の出力信号と電圧選択用スイッチ回路との対応関係
を切り換える必要がなく、回路構成の複雑化を招かなく
て済む。
を詳細に説明する。図1および図2は、本発明の電圧分
割回路の第1の実施の形態を使用したDA変換器のブロ
ック構成および回路構成の一例を示している。
10は、基準電圧Vref ノードと接地電圧Vssノードと
の間にそれぞれ等しい抵抗値Rを有する2n(n≧1、
本例ではn=3)個の抵抗素子R1〜R8が直列に接続
されている。ここで、上記抵抗ストリング10を2等分
した中間点Cから基準電圧ノードまでの間の2n/2個
の抵抗素子R1〜R4を第1の抵抗ストリング10a、
上記中間点Cから接地電圧ノードまでの間の2n/2個
の抵抗素子R5〜R8を第2の抵抗ストリング10bと
称する。
記抵抗ストリング10の中間点CとVssノードとの間に
接続され、電圧分割制御用のデジタル信号入力のうちの
可変ビット数が異なる2つの動作モードに応じてオン/
オフ状態が制御されるものであり、例えばCMOSトラ
ンスファゲートからなる。
は、3ビットのデジタル信号入力A2〜A0の全ビット
が変化する全ビット(3ビット)可変モードと、上記デ
ジタル信号入力A2〜A0のうちのMSB以外の下位ビ
ットのみが変化する下位ビット(2ビット)可変モード
とを示す。
作モードを選択指定する動作モード切換信号に応じて
(例えば1ビットの動作モード切換信号の論理レベルに
応じて)制御され、可変ビット数の大小に対応して、つ
まり、全ビット可変モード/下位ビット可変モードに対
応して前記動作モード切換用スイッチ回路11をオフ/
オン状態にスイッチ制御する論理回路からなり、例えば
インバータ回路12aが用いられている。
トリング10aの各抵抗素子R1〜R4の接地電圧ノー
ド側の各一端の電圧を一斉に取り出すか否かを選択する
ものであり、複数のスイッチ回路(例えばCMOSトラ
ンスファゲート)で構成されている。
トリング10bの各抵抗素子R5〜R8の接地電圧ノー
ド側の各一端の電圧を一斉に取り出すか否かを選択する
ものであり、複数のスイッチ回路(例えばCMOSトラ
ンスファゲート)で構成されている。
路13の複数の出力および第2の選択回路14の複数の
出力から1つの出力を択一的に電圧出力端子20に取り
出すものであり、複数のスイッチ回路(例えばCMOS
トランスファゲート)からなる。
入力A2〜A0のMSB(本例ではビットA2)の論理
レベルの“1”/“0”状態に対応して前記第1の選択
回路13/第2の選択回路14を選択的にオンする(つ
まり、第1の抵抗ストリング10aの複数点の出力電圧
または第2の抵抗ストリング10bの複数点の出力電圧
を取り出す)ように制御するものである。
SB信号およびそれをインバータ回路16aにより反転
した信号により前記第1の選択回路13/第2の選択回
路14の各トランスファゲートをスイッチ制御するよう
に構成されている。
MSBは、前記した全ビット(3ビット)可変モードで
は入力内容に応じて“0”、“1”に変化するが、前記
した下位ビット(2ビット)可変モードでは、前記第3
の選択回路15が常に第1の選択回路13の出力を選択
するための論理レベル(本例では“1”)に固定され
る。
入力A2〜A0のMSB以外の下位ビットA1、A0の
内容に対応して前記第3の選択回路15の各トランスフ
ァゲートを選択的にオンする(つまり、第1の抵抗スト
リング10aの複数点の出力電圧のうちの1つまたは第
2の抵抗ストリング10bの複数点の出力電圧のうちの
1つを取り出す)ように制御するものである。
トA1、A0およびそれらがインバータ回路17aによ
り反転された信号をナンド回路17b群からなるデコー
ド回路によりデコードし、このデコード出力およびそれ
らをインバータ回路17cにより反転した信号により前
記第3の選択回路15の各トランスファゲートを択一的
にオン状態に制御するように構成されている。
明する。全ビット(3ビット)可変モード時において
は、動作モード切換用スイッチ回路11がオフ状態に制
御されるので、第1の抵抗ストリング10aと第2の抵
抗ストリング10bとを含む抵抗ストリング10全体に
おける2n−1個の直列接続点(電圧分割点)に一定間
隔で順次大きくなる分割電圧(基準電圧Vref と接地電
圧Vssとの間の中間電圧)が生成される。
のデジタル信号入力A2〜A0のMSBであるA2の論
理レベルの“1”/“0”状態に対応して、第1の抵抗
ストリング10aの複数点の出力電圧または第2の抵抗
ストリング10bの複数点の出力電圧を選択する。さら
に、第2の論理回路17は、デジタル信号入力A2〜A
0のMSB以外の下位ビットA1、A0の内容に対応し
て、第1の抵抗ストリング10aの複数点の出力電圧の
うちの1つまたは第2の抵抗ストリング10bの複数点
の出力電圧のうちの1つを取り出す。
R1〜R8の接地電圧ノード側の各一端の電圧である0
Vまたは(2n−1)個の分割電圧が3ビットのデジタ
ル信号入力A2〜A0の変化に応じて択一的に電圧出力
端20に取り出される。
変モード時においては、動作モード切換用スイッチ回路
11がオン状態に制御されるので、第2の抵抗ストリン
グ10bにおける各直列接続点は接地電圧Vssになり、
第1の抵抗ストリング10aにおける(2n−1)/2
個の直列接続点(電圧分割点)に一定間隔で順次大きく
なる分割電圧(基準電圧Vref と接地電圧Vssとの間の
中間電圧)が生成される。
〜A0のMSBであるA2の論理レベルが“1”に固定
されているので、第1の論理回路16は、第1の抵抗ス
トリング10aの複数点の出力電圧を選択する。さら
に、第2の論理回路17は、デジタル信号入力A2〜A
0のMSB以外の下位ビットA1、A0の内容に対応し
て第1の抵抗ストリング10aの複数点の出力電圧のう
ちの1つを取り出す。
抵抗素子R1〜R4の接地電圧ノード側の各一端の電圧
である0Vまたは(2n−1)/2個の分割電圧が3ビ
ットのデジタル信号入力A2〜A0のうちの下位ビット
(2ビット)の変化に応じて択一的に電圧出力端20に
取り出される。
分割回路においては、電圧分割制御用のデジタル信号入
力A2〜A0の全ビットが変化可能な第1の動作モード
においては、抵抗ストリング10の各抵抗素子R1〜R
8の接地電圧ノード側の各一端の電圧を選択的に取り出
すことにより、全ビット用の電圧分割出力動作が可能で
ある。
0のうちの一部の下位ビットが変化可能な第2の動作モ
ードにおいては、抵抗ストリング10の中間点Cを所定
の電圧ノードに接続した状態で下位ビットの内容に応じ
て抵抗ストリング10の中間点から基準電圧ノードまで
の間の各抵抗素子R1〜R4の接地電圧ノード側の各一
端の電圧を選択的に取り出すことにより、下位ビット用
の電圧分割出力動作が可能である。
圧分割回路によれば、電圧分割制御用のデジタル信号入
力のうちの可変ビット数が異なる2つの動作モードに対
応して切り換え使用する場合でも、デジタル信号入力と
デコード回路のアドレス入力との対応関係とかデコード
回路の出力信号と電圧選択用スイッチ回路との対応関係
を切り換える必要がなく、回路構成の複雑化を招かなく
て済む。
のデジタル信号入力の全ビットが変化可能な第1の動作
モードにおいては上記デジタル信号入力の内容に応じて
抵抗ストリングの各抵抗素子の接地電圧ノード側の各一
端の電圧を選択的に取り出し、上記デジタル信号入力の
うちの一部の下位ビットが変化可能な第2の動作モード
においては、前記抵抗ストリングの中間点を所定の電圧
ノードに接続した状態で上記下位ビットの内容に応じて
上記抵抗ストリングの中間点から基準電圧ノードまでの
間の各抵抗素子の接地電圧ノード側の各一端の電圧を選
択的に取り出すよう制御回路を具備すればよく、この制
御回路は上記第1の実施の形態に限定されるものではな
く、種々の変形実施が可能である。
1の抵抗ストリング10aの各抵抗素子R1〜R4の接
地電圧ノード側の各一端の電圧を択一的に取り出す複数
のスイッチ回路31からなる第1の選択回路と、第2の
抵抗ストリング10bの各抵抗素子R5〜R8の接地電
圧ノード側の各一端の電圧を択一的に取り出す複数のス
イッチ回路32からなる第2の選択回路と、前記第1の
選択回路の出力と第2の選択回路の出力とを選択的に電
圧出力端子20に取り出す複数のスイッチ回路33から
なる第3の選択回路と、デジタル信号入力のMSB以外
の下位ビットA1、A0の内容に対応して前記第1の選
択回路の複数のスイッチ回路31および第2の選択回路
の複数のスイッチ回路32をそれぞれ択一的にオン状態
に制御する論理回路17とを具備し、上記デジタル信号
入力のMSB(A2ビット)の論理レベルに対応して前
記第1の選択回路/第2の選択回路の出力を選択的に取
り出すように制御する。なお、図3中、図1中と同一部
分には同一符号を付している。
よれば、電圧分割制御用のデジタル信号入力のうちの可
変ビット数が異なる2つの動作モードに対応して切り換
え使用する場合でも、デジタル信号入力とデコード回路
のアドレス入力との対応関係とかデコード回路の出力信
号と電圧選択用スイッチ回路との対応関係を切り換える
必要がなく、回路構成の複雑化を招かなくて済む。
A変換器を示すブロック図。
A変換器を示すブロック図。
路の一例を示す回路図。
Claims (3)
- 【請求項1】 基準電圧ノードと接地電圧ノードとの間
にそれぞれの抵抗値が等しい複数個の抵抗素子が直列に
接続された抵抗ストリングと、 電圧分割制御用のデジタル信号入力の全ビットが変化可
能な第1の動作モードにおいては上記デジタル信号入力
の内容に応じて上記抵抗ストリングの各抵抗素子の接地
電圧ノード側の各一端の電圧を選択的に取り出し、上記
デジタル信号入力のうちの一部の下位ビットが変化可能
な第2の動作モードにおいては、前記抵抗ストリングの
中間点を所定の電圧ノードに接続した状態で上記下位ビ
ットの内容に応じて上記抵抗ストリングの中間点から基
準電圧ノードまでの間の各抵抗素子の接地電圧ノード側
の各一端の電圧を選択的に取り出す制御回路とを具備す
ることを特徴とする電圧分割回路。 - 【請求項2】 基準電圧ノードと接地電圧ノードとの間
にそれぞれの抵抗値が等しい2n(n≧1)個の抵抗素
子が直列に接続された抵抗ストリングと、 上記抵抗ストリングを2等分した中間点と前記接地電圧
ノードとの間に接続され、電圧分割制御用のデジタル信
号入力のうちの可変ビット数が異なる2つの動作モード
に応じてオン/オフ状態が制御される動作モード切換用
スイッチ回路と、 前記2つの動作モードを選択指定する動作モード切換信
号に応じて上記動作モード切換用スイッチ回路をスイッ
チ制御する動作モード制御回路と、 前記抵抗ストリングを2等分した中間点から前記基準電
圧ノードまでの間の2n/2個の抵抗素子からなる第1
の抵抗ストリングの各抵抗素子の接地電圧ノード側の各
一端の電圧を一斉に取り出すか否かを選択する複数のス
イッチ回路からなる第1の選択回路と、 前記抵抗ストリングを2等分した中間点から前記接地電
圧ノードまでの間の2n/2個の抵抗素子からなる第2
の抵抗ストリングの各抵抗素子の接地電圧ノード側の各
一端の電圧を一斉に取り出すか否かを選択する複数のス
イッチ回路からなる第2の選択回路と、 前記第1の選択回路の複数の出力および第2の選択回路
の複数の出力から1つの出力を択一的に電圧出力端子に
取り出す複数のスイッチ回路からなる第3の選択回路
と、 前記デジタル信号入力のMSBの論理レベルに対応して
前記第1の選択回路/第2の選択回路を選択的にオン状
態に制御する第1の論理回路と、 前記デジタル信号入力のMSB以外の下位ビットの内容
に対応して前記第3の選択回路の各スイッチ回路を選択
的にオン状態に制御する第2の論理回路とを具備するこ
とを特徴とする電圧分割回路。 - 【請求項3】 請求項2記載の電圧分割回路において、 前記2つの動作モードは、前記デジタル信号入力の全ビ
ットが変化する全ビット可変モードと、上記デジタル信
号入力のうちのMSB以外のビットのみが変化する下位
ビット可変モードであり、 前記動作モード制御回路は、前記2つの動作モードを選
択指定する動作モード切換信号に応じて制御され、前記
全ビット可変モード/下位ビット可変モードに対応して
前記動作モード切換用スイッチ回路をオフ/オン状態に
制御する論理回路であり、 前記デジタル信号入力のMSBは、前記全ビット可変モ
ードでは入力内容に応じて“0”、“1”に変化し、前
記下位ビット可変モードではデジタル信号入力に関係せ
ずに前記第3の選択回路が常に第1の選択回路の出力を
選択するために必要な論理レベルに固定されることを特
徴とする電圧分割回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP07172166A JP3128477B2 (ja) | 1995-07-07 | 1995-07-07 | 電圧分割回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP07172166A JP3128477B2 (ja) | 1995-07-07 | 1995-07-07 | 電圧分割回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0923160A JPH0923160A (ja) | 1997-01-21 |
JP3128477B2 true JP3128477B2 (ja) | 2001-01-29 |
Family
ID=15936803
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP07172166A Expired - Fee Related JP3128477B2 (ja) | 1995-07-07 | 1995-07-07 | 電圧分割回路 |
Country Status (1)
Country | Link |
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JP (1) | JP3128477B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6781536B1 (en) * | 2003-05-12 | 2004-08-24 | Texas Instruments Incorporated | Dual-stage digital-to-analog converter |
JP4669501B2 (ja) * | 2007-09-20 | 2011-04-13 | 富士通セミコンダクター株式会社 | 選択回路並びにこれを備えた半導体装置、d/a変換回路及び液晶表示装置 |
-
1995
- 1995-07-07 JP JP07172166A patent/JP3128477B2/ja not_active Expired - Fee Related
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JPH0923160A (ja) | 1997-01-21 |
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