JP3128477B2 - 電圧分割回路 - Google Patents
電圧分割回路Info
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路に
形成される電圧分割回路に係り、特に抵抗ストリングを
用いた電圧分割回路に関するもので、例えば各種電子機
器に用いられるＡＤ変換器やＤＡ変換器やアナログ回路
において基準電圧と接地電圧との間の中間電圧を生成す
るために使用される。
形成される電圧分割回路に係り、特に抵抗ストリングを
用いた電圧分割回路に関するもので、例えば各種電子機
器に用いられるＡＤ変換器やＤＡ変換器やアナログ回路
において基準電圧と接地電圧との間の中間電圧を生成す
るために使用される。
【０００２】
【従来の技術】図４は、従来の抵抗ストリングを用いた
電圧分割回路の一例を示している。この電圧分割回路に
おいて、抵抗ストリング１０は、基準電圧Ｖref ノード
と接地電圧Ｖssノードとの間にそれぞれの抵抗値が等し
い２n（ｎ≧１）個の抵抗素子Ｒが直列に接続されたも
のであり、各直列接続点（２n−１個の電圧分割点）に
一定間隔で順次大きくなる分割電圧（基準電圧Ｖref と
接地電圧Ｖssとの間の中間電圧）が生成される。
電圧分割回路の一例を示している。この電圧分割回路に
おいて、抵抗ストリング１０は、基準電圧Ｖref ノード
と接地電圧Ｖssノードとの間にそれぞれの抵抗値が等し
い２n（ｎ≧１）個の抵抗素子Ｒが直列に接続されたも
のであり、各直列接続点（２n−１個の電圧分割点）に
一定間隔で順次大きくなる分割電圧（基準電圧Ｖref と
接地電圧Ｖssとの間の中間電圧）が生成される。
【０００３】選択回路４１は、上記抵抗ストリング１０
の各抵抗素子Ｒの接地電圧ノード側の各一端の電圧（０
Ｖまたは２n−１個の分割電圧）を選択的に取り出すも
のであり、上記各抵抗素子Ｒの各一端に対応して各一端
が接続され、各他端が電圧出力端２０に共通に接続され
てなる複数（２n個）のスイッチ回路が用いられてい
る。
の各抵抗素子Ｒの接地電圧ノード側の各一端の電圧（０
Ｖまたは２n−１個の分割電圧）を選択的に取り出すも
のであり、上記各抵抗素子Ｒの各一端に対応して各一端
が接続され、各他端が電圧出力端２０に共通に接続され
てなる複数（２n個）のスイッチ回路が用いられてい
る。
【０００４】上記複数のスイッチ回路は、電圧分割制御
用のデジタル信号入力（例えばｎビットのバイナリコー
ド信号Ａｎ-1〜Ａ０）が論理回路（デコーダ回路）４２
により処理（デコード）された出力により択一的にオン
状態に制御される。
用のデジタル信号入力（例えばｎビットのバイナリコー
ド信号Ａｎ-1〜Ａ０）が論理回路（デコーダ回路）４２
により処理（デコード）された出力により択一的にオン
状態に制御される。
【０００５】これにより、上記デジタル信号入力の最小
値（０）〜最大値（２n−１）に応じて、接地電圧Ｖss
〜基準電圧Ｖref ×（２n−１）／２nの範囲内でデジタ
ル信号入力のＬＳＢ（最小重みビット）に対応する出力
電圧（基準電圧Ｖref ／２n）を単位として順次大きく
なる電圧が選択されて出力される。
値（０）〜最大値（２n−１）に応じて、接地電圧Ｖss
〜基準電圧Ｖref ×（２n−１）／２nの範囲内でデジタ
ル信号入力のＬＳＢ（最小重みビット）に対応する出力
電圧（基準電圧Ｖref ／２n）を単位として順次大きく
なる電圧が選択されて出力される。
【０００６】しかし、上記構成の電圧分割回路において
得られる分割電圧は、基準電圧Ｖref と接地電圧Ｖssと
の間がＶref ／２n単位で２n−１個に分割された値のい
ずれかであり、上記構成の電圧分割回路をｎビットデジ
タル信号用の専用回路としてだけでなく、ｍ（ｍ＜ｎ）
ビット信号用の電圧分割回路として例えば時分割で切り
換え使用することを考えた場合には、次に述べるような
問題が生じる。
得られる分割電圧は、基準電圧Ｖref と接地電圧Ｖssと
の間がＶref ／２n単位で２n−１個に分割された値のい
ずれかであり、上記構成の電圧分割回路をｎビットデジ
タル信号用の専用回路としてだけでなく、ｍ（ｍ＜ｎ）
ビット信号用の電圧分割回路として例えば時分割で切り
換え使用することを考えた場合には、次に述べるような
問題が生じる。
【０００７】即ち、ｎビット信号入力時には、デコード
回路４２のｎ個のアドレス入力端子にｎビットの信号入
力を対応して供給し、ｍビット信号入力時にはデコード
回路４２のｎ個のアドレス入力端子のうちの上位ｍ個の
アドレス入力端子にｎビットの信号入力を対応して供給
するように、アドレス接続切換回路（アドレスマップ切
換回路）を付加する必要が生じるので、回路構成が複雑
化する。
回路４２のｎ個のアドレス入力端子にｎビットの信号入
力を対応して供給し、ｍビット信号入力時にはデコード
回路４２のｎ個のアドレス入力端子のうちの上位ｍ個の
アドレス入力端子にｎビットの信号入力を対応して供給
するように、アドレス接続切換回路（アドレスマップ切
換回路）を付加する必要が生じるので、回路構成が複雑
化する。
【０００８】あるいは、ｎビット信号入力時には、デコ
ード回路４２の２n個の出力信号を選択回路４１の２n個
のスイッチ回路に対応して供給し、ｍビット信号入力時
には、デコード回路４２の２m個の出力信号を選択回路
４１の２n個のスイッチ回路の配列内の１個おきの半分
のスイッチ回路に対応して供給するように、スイッチ接
続切換回路を付加する必要が生じるので、回路構成が複
雑化する。
ード回路４２の２n個の出力信号を選択回路４１の２n個
のスイッチ回路に対応して供給し、ｍビット信号入力時
には、デコード回路４２の２m個の出力信号を選択回路
４１の２n個のスイッチ回路の配列内の１個おきの半分
のスイッチ回路に対応して供給するように、スイッチ接
続切換回路を付加する必要が生じるので、回路構成が複
雑化する。
【０００９】
【発明が解決しようとする課題】上記したように従来の
電圧分割回路は、電圧分割制御用のデジタル信号入力の
うちの可変ビット数が異なる２つの動作モードに対応し
て切り換え使用する場合に、デジタル信号入力とデコー
ド回路のアドレス入力との対応関係とかデコード回路の
出力信号と、電圧選択用スイッチ回路との対応関係を切
り換えるための接続切換回路を付加する必要が生じるの
で、回路構成が複雑化するという問題があった。
電圧分割回路は、電圧分割制御用のデジタル信号入力の
うちの可変ビット数が異なる２つの動作モードに対応し
て切り換え使用する場合に、デジタル信号入力とデコー
ド回路のアドレス入力との対応関係とかデコード回路の
出力信号と、電圧選択用スイッチ回路との対応関係を切
り換えるための接続切換回路を付加する必要が生じるの
で、回路構成が複雑化するという問題があった。
【００１０】本発明は上記の問題点を解決すべくなされ
たもので、電圧分割制御用のデジタル信号入力のうちの
可変ビット数が異なる２つの動作モードに対応して切り
換え使用する場合でも、回路構成の複雑化をまねかなく
て済む電圧分割回路を提供することを目的とする。
たもので、電圧分割制御用のデジタル信号入力のうちの
可変ビット数が異なる２つの動作モードに対応して切り
換え使用する場合でも、回路構成の複雑化をまねかなく
て済む電圧分割回路を提供することを目的とする。
【００１１】
【課題を解決するための手段】本発明の電圧分割回路
は、基準電圧ノードと接地電圧ノードとの間にそれぞれ
の抵抗値が等しい複数個の抵抗素子が直列に接続された
抵抗ストリングと、電圧分割制御用のデジタル信号入力
の全ビットが変化可能な第１の動作モードにおいては上
記デジタル信号入力の内容に応じて上記抵抗ストリング
の各抵抗素子の接地電圧ノード側の各一端の電圧を選択
的に取り出し、上記デジタル信号入力のうちの一部の下
位ビットが変化可能な第２の動作モードにおいては、前
記抵抗ストリングの中間点を所定の電圧ノードに接続し
た状態で上記下位ビットの内容に応じて上記抵抗ストリ
ングの中間点から基準電圧ノードまでの間の各抵抗素子
の接地電圧ノード側の各一端の電圧を選択的に取り出す
制御回路とを具備することを特徴とする。
は、基準電圧ノードと接地電圧ノードとの間にそれぞれ
の抵抗値が等しい複数個の抵抗素子が直列に接続された
抵抗ストリングと、電圧分割制御用のデジタル信号入力
の全ビットが変化可能な第１の動作モードにおいては上
記デジタル信号入力の内容に応じて上記抵抗ストリング
の各抵抗素子の接地電圧ノード側の各一端の電圧を選択
的に取り出し、上記デジタル信号入力のうちの一部の下
位ビットが変化可能な第２の動作モードにおいては、前
記抵抗ストリングの中間点を所定の電圧ノードに接続し
た状態で上記下位ビットの内容に応じて上記抵抗ストリ
ングの中間点から基準電圧ノードまでの間の各抵抗素子
の接地電圧ノード側の各一端の電圧を選択的に取り出す
制御回路とを具備することを特徴とする。
【００１２】
【発明の実施の形態】本発明の電圧分割回路において
は、電圧分割制御用のデジタル信号入力の全ビットが変
化可能な第１の動作モードにおいては、抵抗ストリング
の各抵抗素子の接地電圧ノード側の各一端の電圧を選択
的に取り出すことにより、全ビット用の電圧分割出力動
作が可能である。
は、電圧分割制御用のデジタル信号入力の全ビットが変
化可能な第１の動作モードにおいては、抵抗ストリング
の各抵抗素子の接地電圧ノード側の各一端の電圧を選択
的に取り出すことにより、全ビット用の電圧分割出力動
作が可能である。
【００１３】これに対して、デジタル信号入力のうちの
一部の下位ビットが変化可能な第２の動作モードにおい
ては、抵抗ストリングの中間点を所定の電圧ノードに接
続した状態で下位ビットの内容に応じて抵抗ストリング
の中間点から基準電圧ノードまでの間の各抵抗素子の接
地電圧ノード側の各一端の電圧を選択的に取り出すこと
により、下位ビット用の電圧分割出力動作が可能であ
る。
一部の下位ビットが変化可能な第２の動作モードにおい
ては、抵抗ストリングの中間点を所定の電圧ノードに接
続した状態で下位ビットの内容に応じて抵抗ストリング
の中間点から基準電圧ノードまでの間の各抵抗素子の接
地電圧ノード側の各一端の電圧を選択的に取り出すこと
により、下位ビット用の電圧分割出力動作が可能であ
る。
【００１４】従って、電圧分割制御用のデジタル信号入
力のうちの可変ビット数が異なる２つの動作モードに対
応して切り換え使用する場合でも、デジタル信号入力と
デコード回路のアドレス入力との対応関係とかデコード
回路の出力信号と電圧選択用スイッチ回路との対応関係
を切り換える必要がなく、回路構成の複雑化を招かなく
て済む。
力のうちの可変ビット数が異なる２つの動作モードに対
応して切り換え使用する場合でも、デジタル信号入力と
デコード回路のアドレス入力との対応関係とかデコード
回路の出力信号と電圧選択用スイッチ回路との対応関係
を切り換える必要がなく、回路構成の複雑化を招かなく
て済む。
【００１５】以下、図面を参照して本発明の実施の形態
を詳細に説明する。図１および図２は、本発明の電圧分
割回路の第１の実施の形態を使用したＤＡ変換器のブロ
ック構成および回路構成の一例を示している。
を詳細に説明する。図１および図２は、本発明の電圧分
割回路の第１の実施の形態を使用したＤＡ変換器のブロ
ック構成および回路構成の一例を示している。
【００１６】図１および図２において、抵抗ストリング
１０は、基準電圧Ｖref ノードと接地電圧Ｖssノードと
の間にそれぞれ等しい抵抗値Ｒを有する２n（ｎ≧１、
本例ではｎ＝３）個の抵抗素子Ｒ１〜Ｒ８が直列に接続
されている。ここで、上記抵抗ストリング１０を２等分
した中間点Ｃから基準電圧ノードまでの間の２n／２個
の抵抗素子Ｒ１〜Ｒ４を第１の抵抗ストリング１０ａ、
上記中間点Ｃから接地電圧ノードまでの間の２n／２個
の抵抗素子Ｒ５〜Ｒ８を第２の抵抗ストリング１０ｂと
称する。
１０は、基準電圧Ｖref ノードと接地電圧Ｖssノードと
の間にそれぞれ等しい抵抗値Ｒを有する２n（ｎ≧１、
本例ではｎ＝３）個の抵抗素子Ｒ１〜Ｒ８が直列に接続
されている。ここで、上記抵抗ストリング１０を２等分
した中間点Ｃから基準電圧ノードまでの間の２n／２個
の抵抗素子Ｒ１〜Ｒ４を第１の抵抗ストリング１０ａ、
上記中間点Ｃから接地電圧ノードまでの間の２n／２個
の抵抗素子Ｒ５〜Ｒ８を第２の抵抗ストリング１０ｂと
称する。
【００１７】動作モード切換用スイッチ回路１１は、上
記抵抗ストリング１０の中間点ＣとＶssノードとの間に
接続され、電圧分割制御用のデジタル信号入力のうちの
可変ビット数が異なる２つの動作モードに応じてオン／
オフ状態が制御されるものであり、例えばＣＭＯＳトラ
ンスファゲートからなる。
記抵抗ストリング１０の中間点ＣとＶssノードとの間に
接続され、電圧分割制御用のデジタル信号入力のうちの
可変ビット数が異なる２つの動作モードに応じてオン／
オフ状態が制御されるものであり、例えばＣＭＯＳトラ
ンスファゲートからなる。
【００１８】上記２つの動作モードとしては、本例で
は、３ビットのデジタル信号入力Ａ２〜Ａ０の全ビット
が変化する全ビット（３ビット）可変モードと、上記デ
ジタル信号入力Ａ２〜Ａ０のうちのＭＳＢ以外の下位ビ
ットのみが変化する下位ビット（２ビット）可変モード
とを示す。
は、３ビットのデジタル信号入力Ａ２〜Ａ０の全ビット
が変化する全ビット（３ビット）可変モードと、上記デ
ジタル信号入力Ａ２〜Ａ０のうちのＭＳＢ以外の下位ビ
ットのみが変化する下位ビット（２ビット）可変モード
とを示す。
【００１９】動作モード制御回路１２は、前記２つの動
作モードを選択指定する動作モード切換信号に応じて
（例えば１ビットの動作モード切換信号の論理レベルに
応じて）制御され、可変ビット数の大小に対応して、つ
まり、全ビット可変モード／下位ビット可変モードに対
応して前記動作モード切換用スイッチ回路１１をオフ／
オン状態にスイッチ制御する論理回路からなり、例えば
インバータ回路１２ａが用いられている。
作モードを選択指定する動作モード切換信号に応じて
（例えば１ビットの動作モード切換信号の論理レベルに
応じて）制御され、可変ビット数の大小に対応して、つ
まり、全ビット可変モード／下位ビット可変モードに対
応して前記動作モード切換用スイッチ回路１１をオフ／
オン状態にスイッチ制御する論理回路からなり、例えば
インバータ回路１２ａが用いられている。
【００２０】第１の選択回路１３は、前記第１の抵抗ス
トリング１０ａの各抵抗素子Ｒ１〜Ｒ４の接地電圧ノー
ド側の各一端の電圧を一斉に取り出すか否かを選択する
ものであり、複数のスイッチ回路（例えばＣＭＯＳトラ
ンスファゲート）で構成されている。
トリング１０ａの各抵抗素子Ｒ１〜Ｒ４の接地電圧ノー
ド側の各一端の電圧を一斉に取り出すか否かを選択する
ものであり、複数のスイッチ回路（例えばＣＭＯＳトラ
ンスファゲート）で構成されている。
【００２１】第２の選択回路１４は、前記第２の抵抗ス
トリング１０ｂの各抵抗素子Ｒ５〜Ｒ８の接地電圧ノー
ド側の各一端の電圧を一斉に取り出すか否かを選択する
ものであり、複数のスイッチ回路（例えばＣＭＯＳトラ
ンスファゲート）で構成されている。
トリング１０ｂの各抵抗素子Ｒ５〜Ｒ８の接地電圧ノー
ド側の各一端の電圧を一斉に取り出すか否かを選択する
ものであり、複数のスイッチ回路（例えばＣＭＯＳトラ
ンスファゲート）で構成されている。
【００２２】第３の選択回路１５は、上記第１の選択回
路１３の複数の出力および第２の選択回路１４の複数の
出力から１つの出力を択一的に電圧出力端子２０に取り
出すものであり、複数のスイッチ回路（例えばＣＭＯＳ
トランスファゲート）からなる。
路１３の複数の出力および第２の選択回路１４の複数の
出力から１つの出力を択一的に電圧出力端子２０に取り
出すものであり、複数のスイッチ回路（例えばＣＭＯＳ
トランスファゲート）からなる。
【００２３】第１の論理回路１６は、前記デジタル信号
入力Ａ２〜Ａ０のＭＳＢ（本例ではビットＡ２）の論理
レベルの“１”／“０”状態に対応して前記第１の選択
回路１３／第２の選択回路１４を選択的にオンする（つ
まり、第１の抵抗ストリング１０ａの複数点の出力電圧
または第２の抵抗ストリング１０ｂの複数点の出力電圧
を取り出す）ように制御するものである。
入力Ａ２〜Ａ０のＭＳＢ（本例ではビットＡ２）の論理
レベルの“１”／“０”状態に対応して前記第１の選択
回路１３／第２の選択回路１４を選択的にオンする（つ
まり、第１の抵抗ストリング１０ａの複数点の出力電圧
または第２の抵抗ストリング１０ｂの複数点の出力電圧
を取り出す）ように制御するものである。
【００２４】この第１の論理回路１６は、例えば上記Ｍ
ＳＢ信号およびそれをインバータ回路１６ａにより反転
した信号により前記第１の選択回路１３／第２の選択回
路１４の各トランスファゲートをスイッチ制御するよう
に構成されている。
ＳＢ信号およびそれをインバータ回路１６ａにより反転
した信号により前記第１の選択回路１３／第２の選択回
路１４の各トランスファゲートをスイッチ制御するよう
に構成されている。
【００２５】なお、上記デジタル信号入力Ａ２〜Ａ０の
ＭＳＢは、前記した全ビット（３ビット）可変モードで
は入力内容に応じて“０”、“１”に変化するが、前記
した下位ビット（２ビット）可変モードでは、前記第３
の選択回路１５が常に第１の選択回路１３の出力を選択
するための論理レベル（本例では“１”）に固定され
る。
ＭＳＢは、前記した全ビット（３ビット）可変モードで
は入力内容に応じて“０”、“１”に変化するが、前記
した下位ビット（２ビット）可変モードでは、前記第３
の選択回路１５が常に第１の選択回路１３の出力を選択
するための論理レベル（本例では“１”）に固定され
る。
【００２６】第２の論理回路１７は、前記デジタル信号
入力Ａ２〜Ａ０のＭＳＢ以外の下位ビットＡ１、Ａ０の
内容に対応して前記第３の選択回路１５の各トランスフ
ァゲートを選択的にオンする（つまり、第１の抵抗スト
リング１０ａの複数点の出力電圧のうちの１つまたは第
２の抵抗ストリング１０ｂの複数点の出力電圧のうちの
１つを取り出す）ように制御するものである。
入力Ａ２〜Ａ０のＭＳＢ以外の下位ビットＡ１、Ａ０の
内容に対応して前記第３の選択回路１５の各トランスフ
ァゲートを選択的にオンする（つまり、第１の抵抗スト
リング１０ａの複数点の出力電圧のうちの１つまたは第
２の抵抗ストリング１０ｂの複数点の出力電圧のうちの
１つを取り出す）ように制御するものである。
【００２７】この第２の論理回路１７は、前記下位ビッ
トＡ１、Ａ０およびそれらがインバータ回路１７ａによ
り反転された信号をナンド回路１７ｂ群からなるデコー
ド回路によりデコードし、このデコード出力およびそれ
らをインバータ回路１７ｃにより反転した信号により前
記第３の選択回路１５の各トランスファゲートを択一的
にオン状態に制御するように構成されている。
トＡ１、Ａ０およびそれらがインバータ回路１７ａによ
り反転された信号をナンド回路１７ｂ群からなるデコー
ド回路によりデコードし、このデコード出力およびそれ
らをインバータ回路１７ｃにより反転した信号により前
記第３の選択回路１５の各トランスファゲートを択一的
にオン状態に制御するように構成されている。
【００２８】次に、上記構成の電圧分割回路の動作を説
明する。全ビット（３ビット）可変モード時において
は、動作モード切換用スイッチ回路１１がオフ状態に制
御されるので、第１の抵抗ストリング１０ａと第２の抵
抗ストリング１０ｂとを含む抵抗ストリング１０全体に
おける２n−１個の直列接続点（電圧分割点）に一定間
隔で順次大きくなる分割電圧（基準電圧Ｖref と接地電
圧Ｖssとの間の中間電圧）が生成される。
明する。全ビット（３ビット）可変モード時において
は、動作モード切換用スイッチ回路１１がオフ状態に制
御されるので、第１の抵抗ストリング１０ａと第２の抵
抗ストリング１０ｂとを含む抵抗ストリング１０全体に
おける２n−１個の直列接続点（電圧分割点）に一定間
隔で順次大きくなる分割電圧（基準電圧Ｖref と接地電
圧Ｖssとの間の中間電圧）が生成される。
【００２９】この時、第１の論理回路１６は、３ビット
のデジタル信号入力Ａ２〜Ａ０のＭＳＢであるＡ２の論
理レベルの“１”／“０”状態に対応して、第１の抵抗
ストリング１０ａの複数点の出力電圧または第２の抵抗
ストリング１０ｂの複数点の出力電圧を選択する。さら
に、第２の論理回路１７は、デジタル信号入力Ａ２〜Ａ
０のＭＳＢ以外の下位ビットＡ１、Ａ０の内容に対応し
て、第１の抵抗ストリング１０ａの複数点の出力電圧の
うちの１つまたは第２の抵抗ストリング１０ｂの複数点
の出力電圧のうちの１つを取り出す。
のデジタル信号入力Ａ２〜Ａ０のＭＳＢであるＡ２の論
理レベルの“１”／“０”状態に対応して、第１の抵抗
ストリング１０ａの複数点の出力電圧または第２の抵抗
ストリング１０ｂの複数点の出力電圧を選択する。さら
に、第２の論理回路１７は、デジタル信号入力Ａ２〜Ａ
０のＭＳＢ以外の下位ビットＡ１、Ａ０の内容に対応し
て、第１の抵抗ストリング１０ａの複数点の出力電圧の
うちの１つまたは第２の抵抗ストリング１０ｂの複数点
の出力電圧のうちの１つを取り出す。
【００３０】従って、抵抗ストリング１０の各抵抗素子
Ｒ１〜Ｒ８の接地電圧ノード側の各一端の電圧である０
Ｖまたは（２n−１）個の分割電圧が３ビットのデジタ
ル信号入力Ａ２〜Ａ０の変化に応じて択一的に電圧出力
端２０に取り出される。
Ｒ１〜Ｒ８の接地電圧ノード側の各一端の電圧である０
Ｖまたは（２n−１）個の分割電圧が３ビットのデジタ
ル信号入力Ａ２〜Ａ０の変化に応じて択一的に電圧出力
端２０に取り出される。
【００３１】これに対して、下位ビット（２ビット）可
変モード時においては、動作モード切換用スイッチ回路
１１がオン状態に制御されるので、第２の抵抗ストリン
グ１０ｂにおける各直列接続点は接地電圧Ｖssになり、
第１の抵抗ストリング１０ａにおける（２n−１）／２
個の直列接続点（電圧分割点）に一定間隔で順次大きく
なる分割電圧（基準電圧Ｖref と接地電圧Ｖssとの間の
中間電圧）が生成される。
変モード時においては、動作モード切換用スイッチ回路
１１がオン状態に制御されるので、第２の抵抗ストリン
グ１０ｂにおける各直列接続点は接地電圧Ｖssになり、
第１の抵抗ストリング１０ａにおける（２n−１）／２
個の直列接続点（電圧分割点）に一定間隔で順次大きく
なる分割電圧（基準電圧Ｖref と接地電圧Ｖssとの間の
中間電圧）が生成される。
【００３２】この時、３ビットのデジタル信号入力Ａ２
〜Ａ０のＭＳＢであるＡ２の論理レベルが“１”に固定
されているので、第１の論理回路１６は、第１の抵抗ス
トリング１０ａの複数点の出力電圧を選択する。さら
に、第２の論理回路１７は、デジタル信号入力Ａ２〜Ａ
０のＭＳＢ以外の下位ビットＡ１、Ａ０の内容に対応し
て第１の抵抗ストリング１０ａの複数点の出力電圧のう
ちの１つを取り出す。
〜Ａ０のＭＳＢであるＡ２の論理レベルが“１”に固定
されているので、第１の論理回路１６は、第１の抵抗ス
トリング１０ａの複数点の出力電圧を選択する。さら
に、第２の論理回路１７は、デジタル信号入力Ａ２〜Ａ
０のＭＳＢ以外の下位ビットＡ１、Ａ０の内容に対応し
て第１の抵抗ストリング１０ａの複数点の出力電圧のう
ちの１つを取り出す。
【００３３】従って、第１の抵抗ストリング１０ａの各
抵抗素子Ｒ１〜Ｒ４の接地電圧ノード側の各一端の電圧
である０Ｖまたは（２n−１）／２個の分割電圧が３ビ
ットのデジタル信号入力Ａ２〜Ａ０のうちの下位ビット
（２ビット）の変化に応じて択一的に電圧出力端２０に
取り出される。
抵抗素子Ｒ１〜Ｒ４の接地電圧ノード側の各一端の電圧
である０Ｖまたは（２n−１）／２個の分割電圧が３ビ
ットのデジタル信号入力Ａ２〜Ａ０のうちの下位ビット
（２ビット）の変化に応じて択一的に電圧出力端２０に
取り出される。
【００３４】即ち、上記第１の実施の形態における電圧
分割回路においては、電圧分割制御用のデジタル信号入
力Ａ２〜Ａ０の全ビットが変化可能な第１の動作モード
においては、抵抗ストリング１０の各抵抗素子Ｒ１〜Ｒ
８の接地電圧ノード側の各一端の電圧を選択的に取り出
すことにより、全ビット用の電圧分割出力動作が可能で
ある。
分割回路においては、電圧分割制御用のデジタル信号入
力Ａ２〜Ａ０の全ビットが変化可能な第１の動作モード
においては、抵抗ストリング１０の各抵抗素子Ｒ１〜Ｒ
８の接地電圧ノード側の各一端の電圧を選択的に取り出
すことにより、全ビット用の電圧分割出力動作が可能で
ある。
【００３５】これに対して、デジタル信号入力Ａ２〜Ａ
０のうちの一部の下位ビットが変化可能な第２の動作モ
ードにおいては、抵抗ストリング１０の中間点Ｃを所定
の電圧ノードに接続した状態で下位ビットの内容に応じ
て抵抗ストリング１０の中間点から基準電圧ノードまで
の間の各抵抗素子Ｒ１〜Ｒ４の接地電圧ノード側の各一
端の電圧を選択的に取り出すことにより、下位ビット用
の電圧分割出力動作が可能である。
０のうちの一部の下位ビットが変化可能な第２の動作モ
ードにおいては、抵抗ストリング１０の中間点Ｃを所定
の電圧ノードに接続した状態で下位ビットの内容に応じ
て抵抗ストリング１０の中間点から基準電圧ノードまで
の間の各抵抗素子Ｒ１〜Ｒ４の接地電圧ノード側の各一
端の電圧を選択的に取り出すことにより、下位ビット用
の電圧分割出力動作が可能である。
【００３６】従って、上記第１の実施の形態における電
圧分割回路によれば、電圧分割制御用のデジタル信号入
力のうちの可変ビット数が異なる２つの動作モードに対
応して切り換え使用する場合でも、デジタル信号入力と
デコード回路のアドレス入力との対応関係とかデコード
回路の出力信号と電圧選択用スイッチ回路との対応関係
を切り換える必要がなく、回路構成の複雑化を招かなく
て済む。
圧分割回路によれば、電圧分割制御用のデジタル信号入
力のうちの可変ビット数が異なる２つの動作モードに対
応して切り換え使用する場合でも、デジタル信号入力と
デコード回路のアドレス入力との対応関係とかデコード
回路の出力信号と電圧選択用スイッチ回路との対応関係
を切り換える必要がなく、回路構成の複雑化を招かなく
て済む。
【００３７】なお、本発明においては、電圧分割制御用
のデジタル信号入力の全ビットが変化可能な第１の動作
モードにおいては上記デジタル信号入力の内容に応じて
抵抗ストリングの各抵抗素子の接地電圧ノード側の各一
端の電圧を選択的に取り出し、上記デジタル信号入力の
うちの一部の下位ビットが変化可能な第２の動作モード
においては、前記抵抗ストリングの中間点を所定の電圧
ノードに接続した状態で上記下位ビットの内容に応じて
上記抵抗ストリングの中間点から基準電圧ノードまでの
間の各抵抗素子の接地電圧ノード側の各一端の電圧を選
択的に取り出すよう制御回路を具備すればよく、この制
御回路は上記第１の実施の形態に限定されるものではな
く、種々の変形実施が可能である。
のデジタル信号入力の全ビットが変化可能な第１の動作
モードにおいては上記デジタル信号入力の内容に応じて
抵抗ストリングの各抵抗素子の接地電圧ノード側の各一
端の電圧を選択的に取り出し、上記デジタル信号入力の
うちの一部の下位ビットが変化可能な第２の動作モード
においては、前記抵抗ストリングの中間点を所定の電圧
ノードに接続した状態で上記下位ビットの内容に応じて
上記抵抗ストリングの中間点から基準電圧ノードまでの
間の各抵抗素子の接地電圧ノード側の各一端の電圧を選
択的に取り出すよう制御回路を具備すればよく、この制
御回路は上記第１の実施の形態に限定されるものではな
く、種々の変形実施が可能である。
【００３８】即ち、例えば図３中に示す制御回路は、第
１の抵抗ストリング１０ａの各抵抗素子Ｒ１〜Ｒ４の接
地電圧ノード側の各一端の電圧を択一的に取り出す複数
のスイッチ回路３１からなる第１の選択回路と、第２の
抵抗ストリング１０ｂの各抵抗素子Ｒ５〜Ｒ８の接地電
圧ノード側の各一端の電圧を択一的に取り出す複数のス
イッチ回路３２からなる第２の選択回路と、前記第１の
選択回路の出力と第２の選択回路の出力とを選択的に電
圧出力端子２０に取り出す複数のスイッチ回路３３から
なる第３の選択回路と、デジタル信号入力のＭＳＢ以外
の下位ビットＡ１、Ａ０の内容に対応して前記第１の選
択回路の複数のスイッチ回路３１および第２の選択回路
の複数のスイッチ回路３２をそれぞれ択一的にオン状態
に制御する論理回路１７とを具備し、上記デジタル信号
入力のＭＳＢ（Ａ２ビット）の論理レベルに対応して前
記第１の選択回路／第２の選択回路の出力を選択的に取
り出すように制御する。なお、図３中、図１中と同一部
分には同一符号を付している。
１の抵抗ストリング１０ａの各抵抗素子Ｒ１〜Ｒ４の接
地電圧ノード側の各一端の電圧を択一的に取り出す複数
のスイッチ回路３１からなる第１の選択回路と、第２の
抵抗ストリング１０ｂの各抵抗素子Ｒ５〜Ｒ８の接地電
圧ノード側の各一端の電圧を択一的に取り出す複数のス
イッチ回路３２からなる第２の選択回路と、前記第１の
選択回路の出力と第２の選択回路の出力とを選択的に電
圧出力端子２０に取り出す複数のスイッチ回路３３から
なる第３の選択回路と、デジタル信号入力のＭＳＢ以外
の下位ビットＡ１、Ａ０の内容に対応して前記第１の選
択回路の複数のスイッチ回路３１および第２の選択回路
の複数のスイッチ回路３２をそれぞれ択一的にオン状態
に制御する論理回路１７とを具備し、上記デジタル信号
入力のＭＳＢ（Ａ２ビット）の論理レベルに対応して前
記第１の選択回路／第２の選択回路の出力を選択的に取
り出すように制御する。なお、図３中、図１中と同一部
分には同一符号を付している。
【００３９】
【発明の効果】上述したように本発明の電圧分割回路に
よれば、電圧分割制御用のデジタル信号入力のうちの可
変ビット数が異なる２つの動作モードに対応して切り換
え使用する場合でも、デジタル信号入力とデコード回路
のアドレス入力との対応関係とかデコード回路の出力信
号と電圧選択用スイッチ回路との対応関係を切り換える
必要がなく、回路構成の複雑化を招かなくて済む。
よれば、電圧分割制御用のデジタル信号入力のうちの可
変ビット数が異なる２つの動作モードに対応して切り換
え使用する場合でも、デジタル信号入力とデコード回路
のアドレス入力との対応関係とかデコード回路の出力信
号と電圧選択用スイッチ回路との対応関係を切り換える
必要がなく、回路構成の複雑化を招かなくて済む。
【図１】本発明の電圧分割回路の第１実施例を用いたＤ
Ａ変換器を示すブロック図。
Ａ変換器を示すブロック図。
【図２】図１の電圧分割回路の一具体例を示す回路図。
【図３】本発明の電圧分割回路の第２実施例を用いたＤ
Ａ変換器を示すブロック図。
Ａ変換器を示すブロック図。
【図４】半導体集積回路に形成された従来の電圧分割回
路の一例を示す回路図。
路の一例を示す回路図。
１０…抵抗ストリング、 Ｒ１〜Ｒ８…抵抗素子、 Ｃ…抵抗ストリングの中間点、 １０ａ…第１の抵抗ストリング、 １０ｂ…第２の抵抗ストリング、 １１…動作モード切換用スイッチ回路、 １２…動作モード制御回路、 １３…第１の選択回路、 １４…第２の選択回路、 １５…第３の選択回路、 １６…第１の論理回路、 １７…第２の論理回路、 ２０…電圧出力端、 Ａ２〜Ａ０…デジタル信号入力。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭61−136322（ＪＰ，Ａ) 特開 平７−95086（ＪＰ，Ａ) 特開 平２−172325（ＪＰ，Ａ) 特開 平４−358418（ＪＰ，Ａ) 特開 平２−202121（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03M 1/00 - 1/88
Claims (3)
- 【請求項１】 基準電圧ノードと接地電圧ノードとの間
にそれぞれの抵抗値が等しい複数個の抵抗素子が直列に
接続された抵抗ストリングと、 電圧分割制御用のデジタル信号入力の全ビットが変化可
能な第１の動作モードにおいては上記デジタル信号入力
の内容に応じて上記抵抗ストリングの各抵抗素子の接地
電圧ノード側の各一端の電圧を選択的に取り出し、上記
デジタル信号入力のうちの一部の下位ビットが変化可能
な第２の動作モードにおいては、前記抵抗ストリングの
中間点を所定の電圧ノードに接続した状態で上記下位ビ
ットの内容に応じて上記抵抗ストリングの中間点から基
準電圧ノードまでの間の各抵抗素子の接地電圧ノード側
の各一端の電圧を選択的に取り出す制御回路とを具備す
ることを特徴とする電圧分割回路。 - 【請求項２】 基準電圧ノードと接地電圧ノードとの間
にそれぞれの抵抗値が等しい２n（ｎ≧１）個の抵抗素
子が直列に接続された抵抗ストリングと、 上記抵抗ストリングを２等分した中間点と前記接地電圧
ノードとの間に接続され、電圧分割制御用のデジタル信
号入力のうちの可変ビット数が異なる２つの動作モード
に応じてオン／オフ状態が制御される動作モード切換用
スイッチ回路と、 前記２つの動作モードを選択指定する動作モード切換信
号に応じて上記動作モード切換用スイッチ回路をスイッ
チ制御する動作モード制御回路と、 前記抵抗ストリングを２等分した中間点から前記基準電
圧ノードまでの間の２n／２個の抵抗素子からなる第１
の抵抗ストリングの各抵抗素子の接地電圧ノード側の各
一端の電圧を一斉に取り出すか否かを選択する複数のス
イッチ回路からなる第１の選択回路と、 前記抵抗ストリングを２等分した中間点から前記接地電
圧ノードまでの間の２n／２個の抵抗素子からなる第２
の抵抗ストリングの各抵抗素子の接地電圧ノード側の各
一端の電圧を一斉に取り出すか否かを選択する複数のス
イッチ回路からなる第２の選択回路と、 前記第１の選択回路の複数の出力および第２の選択回路
の複数の出力から１つの出力を択一的に電圧出力端子に
取り出す複数のスイッチ回路からなる第３の選択回路
と、 前記デジタル信号入力のＭＳＢの論理レベルに対応して
前記第１の選択回路／第２の選択回路を選択的にオン状
態に制御する第１の論理回路と、 前記デジタル信号入力のＭＳＢ以外の下位ビットの内容
に対応して前記第３の選択回路の各スイッチ回路を選択
的にオン状態に制御する第２の論理回路とを具備するこ
とを特徴とする電圧分割回路。 - 【請求項３】 請求項２記載の電圧分割回路において、 前記２つの動作モードは、前記デジタル信号入力の全ビ
ットが変化する全ビット可変モードと、上記デジタル信
号入力のうちのＭＳＢ以外のビットのみが変化する下位
ビット可変モードであり、 前記動作モード制御回路は、前記２つの動作モードを選
択指定する動作モード切換信号に応じて制御され、前記
全ビット可変モード／下位ビット可変モードに対応して
前記動作モード切換用スイッチ回路をオフ／オン状態に
制御する論理回路であり、 前記デジタル信号入力のＭＳＢは、前記全ビット可変モ
ードでは入力内容に応じて“０”、“１”に変化し、前
記下位ビット可変モードではデジタル信号入力に関係せ
ずに前記第３の選択回路が常に第１の選択回路の出力を
選択するために必要な論理レベルに固定されることを特
徴とする電圧分割回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07172166A JP3128477B2 (ja) | 1995-07-07 | 1995-07-07 | 電圧分割回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07172166A JP3128477B2 (ja) | 1995-07-07 | 1995-07-07 | 電圧分割回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0923160A JPH0923160A (ja) | 1997-01-21 |
| JP3128477B2 true JP3128477B2 (ja) | 2001-01-29 |
Family
ID=15936803
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07172166A Expired - Fee Related JP3128477B2 (ja) | 1995-07-07 | 1995-07-07 | 電圧分割回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3128477B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6781536B1 (en) * | 2003-05-12 | 2004-08-24 | Texas Instruments Incorporated | Dual-stage digital-to-analog converter |
| JP4669501B2 (ja) * | 2007-09-20 | 2011-04-13 | 富士通セミコンダクター株式会社 | 選択回路並びにこれを備えた半導体装置、ｄ／ａ変換回路及び液晶表示装置 |
-
1995
- 1995-07-07 JP JP07172166A patent/JP3128477B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0923160A (ja) | 1997-01-21 |
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