JPS59152720A - デジタルアナログ変換回路 - Google Patents
デジタルアナログ変換回路Info
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- JPS59152720A JPS59152720A JP2647083A JP2647083A JPS59152720A JP S59152720 A JPS59152720 A JP S59152720A JP 2647083 A JP2647083 A JP 2647083A JP 2647083 A JP2647083 A JP 2647083A JP S59152720 A JPS59152720 A JP S59152720A
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- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/74—Simultaneous conversion
- H03M1/76—Simultaneous conversion using switching tree
- H03M1/765—Simultaneous conversion using switching tree using a single level of switches which are controlled by unary decoded digital signals
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/68—Digital/analogue converters with conversions of different sensitivity, i.e. one conversion relating to the more significant digital bits and another conversion to the less significant bits
- H03M1/682—Digital/analogue converters with conversions of different sensitivity, i.e. one conversion relating to the more significant digital bits and another conversion to the less significant bits both converters being of the unary decoded type
- H03M1/685—Digital/analogue converters with conversions of different sensitivity, i.e. one conversion relating to the more significant digital bits and another conversion to the less significant bits both converters being of the unary decoded type the quantisation value generators of both converters being arranged in a common two-dimensional array
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、それぞれ一定の重みを持った多数Ｎビットの
デジタル信号を２ 段階の電圧レベルで示されるアナロ
グ信号に変換するデジタルアナログＣＤ／Ａ）ｉ換回路
に関し、特に、多数の抵抗を直列接続した抵抗回路網か
ら成る電圧分割回路を用いてＤ／Ａ変換を行なうＤ／Ａ
変換回路に関する。
デジタル信号を２ 段階の電圧レベルで示されるアナロ
グ信号に変換するデジタルアナログＣＤ／Ａ）ｉ換回路
に関し、特に、多数の抵抗を直列接続した抵抗回路網か
ら成る電圧分割回路を用いてＤ／Ａ変換を行なうＤ／Ａ
変換回路に関する。
一般に、電圧分割用の抵抗回路網を用いてＤ／Ａ変倶を
行なうＤ／Ａ変換回路は、Ｎビットのデジタル信号を２
段階の電圧レベルにて示されるアナログ信号に変換す
る場合、従来、２ 個の抵抗を直列接続して成る抵抗回
路網にて基準電圧を２Ｎ段階に分割し、Ｎビットのデジ
タル信号をデコードするＮビットデコーダのデコード出
力により２Ｎ個のスイッチを制御して、上記抵抗回路網
にて与えられる２ 段階の信号レベルを選択的に出力す
るように構成されていた。
行なうＤ／Ａ変換回路は、Ｎビットのデジタル信号を２
段階の電圧レベルにて示されるアナログ信号に変換す
る場合、従来、２ 個の抵抗を直列接続して成る抵抗回
路網にて基準電圧を２Ｎ段階に分割し、Ｎビットのデジ
タル信号をデコードするＮビットデコーダのデコード出
力により２Ｎ個のスイッチを制御して、上記抵抗回路網
にて与えられる２ 段階の信号レベルを選択的に出力す
るように構成されていた。
従来のＤ／Ａ変換回路の基本的な回路構成を示した第１
図の２ビットＤ／Ａ変換回路では、接地と基準入力端子
１との間に直列接続された４個の抵抗２Ａ 、２Ｂ 、
２Ｃ，，２Ｄにて構成した電圧分割回路３を備えている
。上記４個の抵抗２Ａ、２Ｂ’、２Ｃ，２Ｄは、互いに
等しい抵抗値を有し、上記基準入力端子１に供給される
基準電圧ＶＲＥＦを１ １ ３ ４分割Ｌテ、 ０ＶＲＥＦ ｌ ７ＶＲＥＦ ｒ フ
ＶＲＥＦ ＋ −、ＶｒｚａＦの４段階の信号レベルを
各出力端３ａ、３ｂ、３ｃ 、３ｄに与えるようにした
電圧分割回路３を構成している。そして、上記電圧分割
回路３の各出力端３ ａ 、３ ｂ ｔ ３ ｃ ｙ
３ ｄとアナログ信号出力端子４との間に設けた４個の
スイッチ５Ａ、５Ｂ。
図の２ビットＤ／Ａ変換回路では、接地と基準入力端子
１との間に直列接続された４個の抵抗２Ａ 、２Ｂ 、
２Ｃ，，２Ｄにて構成した電圧分割回路３を備えている
。上記４個の抵抗２Ａ、２Ｂ’、２Ｃ，２Ｄは、互いに
等しい抵抗値を有し、上記基準入力端子１に供給される
基準電圧ＶＲＥＦを１ １ ３ ４分割Ｌテ、 ０ＶＲＥＦ ｌ ７ＶＲＥＦ ｒ フ
ＶＲＥＦ ＋ −、ＶｒｚａＦの４段階の信号レベルを
各出力端３ａ、３ｂ、３ｃ 、３ｄに与えるようにした
電圧分割回路３を構成している。そして、上記電圧分割
回路３の各出力端３ ａ 、３ ｂ ｔ ３ ｃ ｙ
３ ｄとアナログ信号出力端子４との間に設けた４個の
スイッチ５Ａ、５Ｂ。
５Ｃ，５Ｄが、Ｚピッ）Ｂ。＋ＢＩのデジタル信号をデ
コードする、２ビツトデコーダ６の各デコード出力Ｘ。
コードする、２ビツトデコーダ６の各デコード出力Ｘ。
＋ Ｘ ｌ ＋ Ｘ ２ ｙ Ｘ ３にて制御されるよ
うになっている。
うになっている。
上記２ビツトデコーダ６は、第１および第２のデータ入
力端子７，８に供給される２ピツ）Ｂ。。
力端子７，８に供給される２ピツ）Ｂ。。
Ｂ１のデジタル信号をデコードして、Ｘ、−百。・Ｂ１
．Ｘｔ’＝Ｂｏ−Ｂｘ、Ｘ２＝Ｂｏ−Ｂ１．ｘ３＝Ｂ、
・Ｂ１なるデコード出力Ｘ。、Ｘ １ ＋ Ｘ ２）
Ｘ ３を出力する。そして、この２ビツトデコーダ６は
、第１のデコード出力Ｘ。によって、上記電圧分割回路
３の接地側の第１の出力端３ａとアナログ信号出力端子
４との間に設けた第１のスイッチ５Ａを制御し、上記第
１のデコード出力Ｘ。が論理「１」すなわちＢ。−０，
Ｂ□＝０のときに上記第１のスイッチ５Ａを閉成させる
。以下同様に、上記デコーダ６は、第２ないし第３のデ
コード出力Ｘ １ ＋ Ｘ２ ｒＸ３が論理「Ｌβとき
に第２ないし第４のスイッチ５Ｂ、５Ｃ，５Ｄを閉成さ
せる。
．Ｘｔ’＝Ｂｏ−Ｂｘ、Ｘ２＝Ｂｏ−Ｂ１．ｘ３＝Ｂ、
・Ｂ１なるデコード出力Ｘ。、Ｘ １ ＋ Ｘ ２）
Ｘ ３を出力する。そして、この２ビツトデコーダ６は
、第１のデコード出力Ｘ。によって、上記電圧分割回路
３の接地側の第１の出力端３ａとアナログ信号出力端子
４との間に設けた第１のスイッチ５Ａを制御し、上記第
１のデコード出力Ｘ。が論理「１」すなわちＢ。−０，
Ｂ□＝０のときに上記第１のスイッチ５Ａを閉成させる
。以下同様に、上記デコーダ６は、第２ないし第３のデ
コード出力Ｘ １ ＋ Ｘ２ ｒＸ３が論理「Ｌβとき
に第２ないし第４のスイッチ５Ｂ、５Ｃ，５Ｄを閉成さ
せる。
上述の如き第１図に示した２ピツ）Ｄ／Ａ変換回路では
、第１表に示すように、２ビツトのデジタル信号をアナ
ログ化した４段階の信号レベルのアナログ信号が信号出
力端子４に得られる。
、第１表に示すように、２ビツトのデジタル信号をアナ
ログ化した４段階の信号レベルのアナログ信号が信号出
力端子４に得られる。
次に、第２図は従来の４ビットＤ／Ａ変換回路の回路構
成を示す回路図であり、この４ビツトＤ／へ変換回路は
、第１ないし第４のデータ入力端子１１．１２，１３，
１４に供給される４ビツトＢ。。
成を示す回路図であり、この４ビツトＤ／へ変換回路は
、第１ないし第４のデータ入力端子１１．１２，１３，
１４に供給される４ビツトＢ。。
Ｂ１．Ｂ２．Ｂ３ のデジタル信号をデコードする２個
のデコーダ１５ Ａ’、 １５’Ｂと、上記デコーダ１
５Ａ、１５Ｂのデコード出力により制御される２５個の
スイッチ１６Ａ、１６Ｂ・・・・ １６Ｙと、接地と基
準入力端子１７との間に１６個の抵抗１８Ａ、１８Ｂ・
・・・ １８Ｐを直列接続した抵抗回路網から成る電圧
分割回路１９とを備えている。
のデコーダ１５ Ａ’、 １５’Ｂと、上記デコーダ１
５Ａ、１５Ｂのデコード出力により制御される２５個の
スイッチ１６Ａ、１６Ｂ・・・・ １６Ｙと、接地と基
準入力端子１７との間に１６個の抵抗１８Ａ、１８Ｂ・
・・・ １８Ｐを直列接続した抵抗回路網から成る電圧
分割回路１９とを備えている。
上記第１のデコーダ１５は、上記デジタル信号の上位２
ビットＢ２．Ｂ３をデコードして、Ｘ ｏ ＝ Ｂ ２
・■３ 、Ｘ□＝Ｂ２・百３．Ｘ２＝″ｊ３２・Ｂ３
、Ｘ３−Ｂ２・Ｂ３ なる各デコード出力Ｘ。、ｘｌ、
ｘ２．ｘ３を出力する。そして、上記第１のデコーダ１
５Ａにて得られる第１のデコード出力Ｘｏによって、第
１ないし第５のスイッチ１６Ａ、１６Ｂ・・・・１６Ｅ
が制御される。また、第２のデコード出力Ｘ１によって
第６ないし第１ｏのスイッチ１６Ｆ。
ビットＢ２．Ｂ３をデコードして、Ｘ ｏ ＝ Ｂ ２
・■３ 、Ｘ□＝Ｂ２・百３．Ｘ２＝″ｊ３２・Ｂ３
、Ｘ３−Ｂ２・Ｂ３ なる各デコード出力Ｘ。、ｘｌ、
ｘ２．ｘ３を出力する。そして、上記第１のデコーダ１
５Ａにて得られる第１のデコード出力Ｘｏによって、第
１ないし第５のスイッチ１６Ａ、１６Ｂ・・・・１６Ｅ
が制御される。また、第２のデコード出力Ｘ１によって
第６ないし第１ｏのスイッチ１６Ｆ。
１６Ｇ・・・・１６Ｊが制御される。第３のデコート出
力Ｘ２によって第１１ないし笛１５のスイッチ１６に、
１６Ｌ・・・・ １６０が制御される。さらに第４のデ
コード出力Ｘ３によって第１６ないし第２０のスイッチ
１６Ｐ、１６Ｑ・・・・ １６Ｔが制御される。
力Ｘ２によって第１１ないし笛１５のスイッチ１６に、
１６Ｌ・・・・ １６０が制御される。さらに第４のデ
コード出力Ｘ３によって第１６ないし第２０のスイッチ
１６Ｐ、１６Ｑ・・・・ １６Ｔが制御される。
丑だ、上記第２のデコーダ１−５Ｂは、上記デジタル信
号の下位３ビツトＢ。、Ｂ□、Ｂ２をデコードして、Ｙ
ｏ−百ｏ’百、・Ｂ２ 、Ｙｓ＝Ｂｏ ’ Ｂ＋’’
に、、＋ｓ、、−Ｂ、−Ｂ２ 、ｙ２＝百。−Ｂ１；
Ｂ、、＋Ｂ。
号の下位３ビツトＢ。、Ｂ□、Ｂ２をデコードして、Ｙ
ｏ−百ｏ’百、・Ｂ２ 、Ｙｓ＝Ｂｏ ’ Ｂ＋’’
に、、＋ｓ、、−Ｂ、−Ｂ２ 、ｙ２＝百。−Ｂ１；
Ｂ、、＋Ｂ。
・Ｂ１ ・Ｂ２ 、 Ｙ’ｓ ＝Ｂｏ−Ｂ１”百、、
＋Ｂｏ−百１”Ｂ２ 、Ｙ４＝ＢＯ−ｆ３＋・Ｂ２な
るデコード出力Ｙｏ、Ｙｌ 、Ｙ２ 、Ｙｓ 、Ｙ４を
出力する。そして、上記第２のデコーダ１５Ｂにて得ら
れる第１のデコード出力Ｙ。によって第２１のスイッチ
１６Ｕが制御される。また、第２のデコード出力Ｙ、に
よって第２２のスイッチ１６Ｖが制御される。第３のデ
コード出力Ｙ２によって第２３のスイッチ１６Ｗが制御
される。第４のデコード出力Ｙ３によって第２４のスイ
ッチ１６Ｘが制御される。さらに、第５のデコード出力
Ｙ４によって第２５のスイッチ１６Ｙが制御される。
＋Ｂｏ−百１”Ｂ２ 、Ｙ４＝ＢＯ−ｆ３＋・Ｂ２な
るデコード出力Ｙｏ、Ｙｌ 、Ｙ２ 、Ｙｓ 、Ｙ４を
出力する。そして、上記第２のデコーダ１５Ｂにて得ら
れる第１のデコード出力Ｙ。によって第２１のスイッチ
１６Ｕが制御される。また、第２のデコード出力Ｙ、に
よって第２２のスイッチ１６Ｖが制御される。第３のデ
コード出力Ｙ２によって第２３のスイッチ１６Ｗが制御
される。第４のデコード出力Ｙ３によって第２４のスイ
ッチ１６Ｘが制御される。さらに、第５のデコード出力
Ｙ４によって第２５のスイッチ１６Ｙが制御される。
上述の如き構成の４ビン）Ｄ／Ａ変換回路（えおいて、
第２１ないし第２５のスイッチ１６Ｕ、１６■・・・・
１６Ｙが接続されているアナログ信号比）フ端子２０
には、上記第１のデコーダ１５Ａによるデコード出力Ｘ
。、Ｘｌ・・・・Ｘ３によシ第１な！ いし第２０のスイッチ１６Ａ、ｆｆ６Ｂ・・・・ １６
Ｔが制御され、上記第２のデコーダ１５Ｂによるデコー
ド出力Ｙ。、Ｙｌ・・・・Ｙ４にょシ第２１ないし第２
５のスイッチ１６Ｕｉ６Ｖ・・・・ １６Ｙが制御され
ることによって、上記１６個の抵抗１８Ａ、１８Ｂ・・
・・ １８Ｐにて構成した電圧分割回路１９にて与えら
れる１６段階の信号レベルにて上記４ビツトのデジタル
信号を示すアナログ信号を得ることができる。
第２１ないし第２５のスイッチ１６Ｕ、１６■・・・・
１６Ｙが接続されているアナログ信号比）フ端子２０
には、上記第１のデコーダ１５Ａによるデコード出力Ｘ
。、Ｘｌ・・・・Ｘ３によシ第１な！ いし第２０のスイッチ１６Ａ、ｆｆ６Ｂ・・・・ １６
Ｔが制御され、上記第２のデコーダ１５Ｂによるデコー
ド出力Ｙ。、Ｙｌ・・・・Ｙ４にょシ第２１ないし第２
５のスイッチ１６Ｕｉ６Ｖ・・・・ １６Ｙが制御され
ることによって、上記１６個の抵抗１８Ａ、１８Ｂ・・
・・ １８Ｐにて構成した電圧分割回路１９にて与えら
れる１６段階の信号レベルにて上記４ビツトのデジタル
信号を示すアナログ信号を得ることができる。
上述の如き電圧分割用の抵抗回路網を用いた従来のＤ／
Ａ変換回路においては、取扱うデジタル信号のビット数
Ｎの増加に伴ない、抵抗やスイッチの素子散大大幅に増
加しなければならず、８〜１０ ｂｉｔ程度のものが実
際に作成できる限界であった。また、上記Ｄ／Ａ変換回
路を集積回路化した場が電圧分割用の抵抗回路網にて占
有されてしまい、大きなチップサイズか必要となる。
Ａ変換回路においては、取扱うデジタル信号のビット数
Ｎの増加に伴ない、抵抗やスイッチの素子散大大幅に増
加しなければならず、８〜１０ ｂｉｔ程度のものが実
際に作成できる限界であった。また、上記Ｄ／Ａ変換回
路を集積回路化した場が電圧分割用の抵抗回路網にて占
有されてしまい、大きなチップサイズか必要となる。
そこで、本発明は一ヒ述の如き従来のＤ／八へ換回路に
おける問題点に鑑み、回路構成素子数の削減を図り、多
数ビットのＤ／Ａ変換回路を小さなチップサイズにて集
積回路化することを可能にした新規な構成のＤ／Ａ変換
回路を提供するものである。
おける問題点に鑑み、回路構成素子数の削減を図り、多
数ビットのＤ／Ａ変換回路を小さなチップサイズにて集
積回路化することを可能にした新規な構成のＤ／Ａ変換
回路を提供するものである。
本発明に係るＤ／Ａ変換回路は、上述の目的を達成する
ために、Ｎビットのデジタル信号をデコードするデコー
ダと、基準電圧の印加される基準入力端子と接地との間
に２Ｎ−１個の抵抗を直列接続して成る電圧分割回路と
、上記電圧分割回路の（２Ｎ−”＋ １ ）個の各出力
端とアナログ信号出力端子との間に接続され上記各抵抗
の抵抗値よシも十分に犬さな値のオン抵抗をそれぞれ有
する（２”””＋１）個のアナログスイッチとを備え、
上記スイッチング回路の各アナログスイッチを上記デコ
ーダのデコード出力にて制御し、Ｎビットのデジタル信
号を２ 段階の電圧レベルで示されるアナログ信号に変
換しアナログ信号出力端子から出力することを特徴とす
るものである。
ために、Ｎビットのデジタル信号をデコードするデコー
ダと、基準電圧の印加される基準入力端子と接地との間
に２Ｎ−１個の抵抗を直列接続して成る電圧分割回路と
、上記電圧分割回路の（２Ｎ−”＋ １ ）個の各出力
端とアナログ信号出力端子との間に接続され上記各抵抗
の抵抗値よシも十分に犬さな値のオン抵抗をそれぞれ有
する（２”””＋１）個のアナログスイッチとを備え、
上記スイッチング回路の各アナログスイッチを上記デコ
ーダのデコード出力にて制御し、Ｎビットのデジタル信
号を２ 段階の電圧レベルで示されるアナログ信号に変
換しアナログ信号出力端子から出力することを特徴とす
るものである。
〔実施例〕
以下、本発明の一実施例について図面に従い詳細に説明
する。
する。
第３図は、２ピツ）Ｄ／Ａ変換回路の一実施例を示す回
路図であり、本発明に係るＤ／Ａ変換回路の基本的な回
路構成を示している。
路図であり、本発明に係るＤ／Ａ変換回路の基本的な回
路構成を示している。
第３図において、２１は２ビツトＢ。＋ Ｂ Ｈノテジ
タル信号の下位ビットＢ。が供給される第１のデータ入
力端子であシ、２２は同じく上位ビットＢ□が供給され
る第２のデータ入力端子である。
タル信号の下位ビットＢ。が供給される第１のデータ入
力端子であシ、２２は同じく上位ビットＢ□が供給され
る第２のデータ入力端子である。
また、２３は基準電圧ＶＲＥ’Ｆが印加される基準入力
端子でちシ、２４はアナログ信号出力端子である。
端子でちシ、２４はアナログ信号出力端子である。
第３図に示す２ピッｌ−Ｄ／Ａ変換回路において、接地
と基準人力３“ｄＭ子２３との間には、互いに等しい抵
抗値Ｒを有する２ 個すなわち２個の抵抗２５Ａ、２
５ＢがＩ負夕１）：Ｉ妾秒しされている。上記２１固の
抵抗２５Ａ、２５Ｂｕ、上記基準入力端子２３に印加さ
れる基準電圧ＶＲＥＦを２分割し、ｏＶ ｎ Ｅ Ｆ
ｌ委ＶＲＥＦ ！ ＶＲＥＦなる（２ ＋１）段階す
なわち３段階の信号レベルを与える電圧分割回路２６を
構成している。上記３段階の信号レベルを与える電圧分
割回路２６の谷出力端２６ ａ ｒ ２６ ｂ ｔ ２
６Ｃは、上記各抵抗２５Ａ、２５Ｂの抵抗値Ｒよシ十分
に大きなオン抵抗ｒをそれぞれ有する３個のアナログス
イッチ２７Ａ、２７Ｂ、２７Ｃを介してアナログ信号出
力端子２４に接続されている。
と基準人力３“ｄＭ子２３との間には、互いに等しい抵
抗値Ｒを有する２ 個すなわち２個の抵抗２５Ａ、２
５ＢがＩ負夕１）：Ｉ妾秒しされている。上記２１固の
抵抗２５Ａ、２５Ｂｕ、上記基準入力端子２３に印加さ
れる基準電圧ＶＲＥＦを２分割し、ｏＶ ｎ Ｅ Ｆ
ｌ委ＶＲＥＦ ！ ＶＲＥＦなる（２ ＋１）段階す
なわち３段階の信号レベルを与える電圧分割回路２６を
構成している。上記３段階の信号レベルを与える電圧分
割回路２６の谷出力端２６ ａ ｒ ２６ ｂ ｔ ２
６Ｃは、上記各抵抗２５Ａ、２５Ｂの抵抗値Ｒよシ十分
に大きなオン抵抗ｒをそれぞれ有する３個のアナログス
イッチ２７Ａ、２７Ｂ、２７Ｃを介してアナログ信号出
力端子２４に接続されている。
そして、上記３個のアナログスイッチ２７ Ａ、’、
２７Ｂ、２７Ｃは、例えばＭＯＳ （Ｍｅｔａｌ Ｏｘ
ｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ ） ｌ□ランジス
タから成り、第１および第２のデータ入力端子２１，２
２に供給される２ピントＢｏ、Ｂ１のデジタル信号をデ
コードするデコーダ２８のデコード出力Ｘ。、Ｘｌ、Ｘ
２によって制御されるようになっている。
２７Ｂ、２７Ｃは、例えばＭＯＳ （Ｍｅｔａｌ Ｏｘ
ｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ ） ｌ□ランジス
タから成り、第１および第２のデータ入力端子２１，２
２に供給される２ピントＢｏ、Ｂ１のデジタル信号をデ
コードするデコーダ２８のデコード出力Ｘ。、Ｘｌ、Ｘ
２によって制御されるようになっている。
上記デコーダ２８ば、２ピツ）Ｂ。ｔＢｌのデジタフレ
イ言号をデコードして、 Ｘｏ−百。・百、＋Ｂｏ、毛。
イ言号をデコードして、 Ｘｏ−百。・百、＋Ｂｏ、毛。
一π１
ＸＨ＝Ｂｏ−８１，＋Ｂｏ ’ Ｂ１＋ＢＯ” １３＋
＝Ｂ、−Ｂ、十Ｂ。
＝Ｂ、−Ｂ、十Ｂ。
Ｘ２＝Ｂｏ−８１
なるデコード出力Ｘｏ、Ｘ １．Ｘ２を出力する。そし
て、このデコーダ２８は、その第１のデコード出力Ｘ。
て、このデコーダ２８は、その第１のデコード出力Ｘ。
によって上記電圧分割回路２６の第１の出力端２’６ａ
とアナログ信号出力端子２４との間の第１のアナログス
イッチ２７Ａを制御し、上記第１のデコード出力Ｘ。が
論理「１」のときに上記第１のアナログスイッチ２７Ａ
を閉成させる。以下同様に、上記デコーダ２８！″ｉ、
その第２、第３のデコード出力Ｘ、、Ｘ２にて、第２、
第３のアナログスイッチ２７Ｂ、２７Ｃを制御するう上
述の如き構成の２ピッｌ−Ｄ／Ａ変換回路の動作を第２
表に示しである。
とアナログ信号出力端子２４との間の第１のアナログス
イッチ２７Ａを制御し、上記第１のデコード出力Ｘ。が
論理「１」のときに上記第１のアナログスイッチ２７Ａ
を閉成させる。以下同様に、上記デコーダ２８！″ｉ、
その第２、第３のデコード出力Ｘ、、Ｘ２にて、第２、
第３のアナログスイッチ２７Ｂ、２７Ｃを制御するう上
述の如き構成の２ピッｌ−Ｄ／Ａ変換回路の動作を第２
表に示しである。
第２表二本発明に係る２ピノ）Ｄ／Ａ変換回路の動作を
示ず表 すなわち、この実施例において、第１および第２のデー
タ入力端子２ｊ、２２に供給されるデジタル信号の各ビ
ットＢ。＋８１がともに論理「０」であるときには、デ
コーダ２８の第１のデコード出力Ｘ。によって第１のア
ナログスイッチ２γＡが閉成される。従って、電圧分割
回路２６の第１の出力端２６ａの０ＶＲＥＦなる信号レ
ベルがアナログ信号出力端子２４に与えられる。
示ず表 すなわち、この実施例において、第１および第２のデー
タ入力端子２ｊ、２２に供給されるデジタル信号の各ビ
ットＢ。＋８１がともに論理「０」であるときには、デ
コーダ２８の第１のデコード出力Ｘ。によって第１のア
ナログスイッチ２γＡが閉成される。従って、電圧分割
回路２６の第１の出力端２６ａの０ＶＲＥＦなる信号レ
ベルがアナログ信号出力端子２４に与えられる。
また、上記デジタル信号の各ビットＢ。ｔＢｌがＢｏ＝
１ 、Ｂ、＝Ｏであるときには、上記デコーダ２８の第
１および第２のデコード出力Ｘ。、Ｘｌによって第１お
よび第２のアナログスイッチ２７Ａ、２１Ｂが閉成され
る。ここで、この実施例では、電圧分割回路２６を構成
している各抵抗２５Ａ、２５Ｂの抵抗値Ｒよシもオン抵
抗ｒが十分に大きなアナログスイッチ２γＡ、２７Ｂ、
２γＣを介して上記電圧分割回路２６の各出力端２６ａ
。
１ 、Ｂ、＝Ｏであるときには、上記デコーダ２８の第
１および第２のデコード出力Ｘ。、Ｘｌによって第１お
よび第２のアナログスイッチ２７Ａ、２１Ｂが閉成され
る。ここで、この実施例では、電圧分割回路２６を構成
している各抵抗２５Ａ、２５Ｂの抵抗値Ｒよシもオン抵
抗ｒが十分に大きなアナログスイッチ２γＡ、２７Ｂ、
２γＣを介して上記電圧分割回路２６の各出力端２６ａ
。
２６ｂ 、２６ｃとアナログ信号出力端子２４との間′
ｆ：接続しであるので、第１および第２のアナログスイ
ッチ２７ Ａ、２７ Ｂがともに閉成されると、上記電
圧分割回路２６の第１の出力１１’ｉＭ ２６ ａの環
レベルがアナログ信号出力端子２４に与えられる。
ｆ：接続しであるので、第１および第２のアナログスイ
ッチ２７ Ａ、２７ Ｂがともに閉成されると、上記電
圧分割回路２６の第１の出力１１’ｉＭ ２６ ａの環
レベルがアナログ信号出力端子２４に与えられる。
さらに、上記デジタル信号の各ビットＢ。ｔＢｌがＢ、
、＝Ｏ、Ｂ１＝ｌであるときには、第２のデコード出力
Ｘ、により第２のアナログスイッチ２７Ｂが閉成され、
’ＶＲ１２Ｆなる信号レベルがアナ口グ信号出力端子２
４に与えられる。
、＝Ｏ、Ｂ１＝ｌであるときには、第２のデコード出力
Ｘ、により第２のアナログスイッチ２７Ｂが閉成され、
’ＶＲ１２Ｆなる信号レベルがアナ口グ信号出力端子２
４に与えられる。
さらにまた、上記デジタル信号の各ビットＢ。。
Ｂ１がともに論理「１」であるときには、第２および第
３のデコード出力Ｘ１．Ｘ２により第２および第３のア
ナログスイッチ２７Ｂ、２７Ｃが閉成され、ｉ■■えＥ
Ｆなるイタフレベルがアナログ信号出力端子２４に一旬
えらハる。
３のデコード出力Ｘ１．Ｘ２により第２および第３のア
ナログスイッチ２７Ｂ、２７Ｃが閉成され、ｉ■■えＥ
Ｆなるイタフレベルがアナログ信号出力端子２４に一旬
えらハる。
従って、」＝記アナログ信号出力端子２４には、第１お
よび第２のデータ入力端子２１．２２に供−給される２
ヒツｌ−Ｂ、、Ｂ、のデジタル信月を４段きる。
よび第２のデータ入力端子２１．２２に供−給される２
ヒツｌ−Ｂ、、Ｂ、のデジタル信月を４段きる。
上述の第３図に示した実施例は本発明に係るＤ／へ変換
回路の基本的な回路構成を有する２ピッ１−Ｄ／Ａ変換
回路である力へ本発明は上述の実施例に限られるもので
なくＮビットのデジタル信号を２ 段階の電圧レベルで
示されるアナログ信号に変換するＮピッｌ−Ｄ／Ａ変換
回路に適用し得るものである。
回路の基本的な回路構成を有する２ピッ１−Ｄ／Ａ変換
回路である力へ本発明は上述の実施例に限られるもので
なくＮビットのデジタル信号を２ 段階の電圧レベルで
示されるアナログ信号に変換するＮピッｌ−Ｄ／Ａ変換
回路に適用し得るものである。
第４図に示す実施例は、上述の第２図に示した″従来の
４ピツ）Ｄ／Ａ変換回路に対応するものであリ、第１々
いし第４のデータ入力端子３１，３２゜３３．３４に供
給される４ビツトＢ。＋８１１２゜Ｂ３のデジタル信号
をデコードする２個のデコーダ３５八、３５Ｂと、上記
デコーダ３５Ａ、３５Ｂのデコート出力により制御され
る１６個のアナログスイッチ３６Ａ、３６Ｂ・・・・
３６Ｐと、接地の基準入力端子３７との間に８個の抵抗
３８Ａ。
４ピツ）Ｄ／Ａ変換回路に対応するものであリ、第１々
いし第４のデータ入力端子３１，３２゜３３．３４に供
給される４ビツトＢ。＋８１１２゜Ｂ３のデジタル信号
をデコードする２個のデコーダ３５八、３５Ｂと、上記
デコーダ３５Ａ、３５Ｂのデコート出力により制御され
る１６個のアナログスイッチ３６Ａ、３６Ｂ・・・・
３６Ｐと、接地の基準入力端子３７との間に８個の抵抗
３８Ａ。
３８Ｂ・・・・ ３８Ｈを直列接続して成る電圧分割回
路３９とを備え、第３表に示すような動作を行第３表：
本発明に係る４ピノ）Ｄ／Ａ変換回路の動作を示す表こ
の実施例において、上記８個の抵抗３８Ａ。
路３９とを備え、第３表に示すような動作を行第３表：
本発明に係る４ピノ）Ｄ／Ａ変換回路の動作を示す表こ
の実施例において、上記８個の抵抗３８Ａ。
３８Ｂ・・・・３８ Ｈは、基準入力端子３７に印加さ
れる基準電圧ＶＲＥＦを８分割する電圧分割回路３９を
構成している。そして、上記電圧分割回路３９は、接地
側より第１ないし第３の出力端３９ａ、３９ｂ、３９ｃ
が第１ないし第３のアナログスイッチ３７Ａ、３７Ｂ、
３７Ｃを介して、紀１３のアナログスイッチ３７Ｍに共
通接続され、該１３のスイッチ３７Ｍを介してアナログ
信号出力端子４０に接続されている。また、上記電圧分
割回路３９の第４ないし第６の出力端３９ｄ 、３９ｅ
、３９ｆは、それぞれ第４ないし第６のアナログスイッ
チ３７Ｄ、３７Ｅ、３７Ｆ、、ｌ：り第１３のアナログ
スイッチ３７Ｎを介してアナログ信号出力端子４０に接
続されている。以下、同様に電圧分割回路３９の第７な
いし第９の出力端３９ｇ。
れる基準電圧ＶＲＥＦを８分割する電圧分割回路３９を
構成している。そして、上記電圧分割回路３９は、接地
側より第１ないし第３の出力端３９ａ、３９ｂ、３９ｃ
が第１ないし第３のアナログスイッチ３７Ａ、３７Ｂ、
３７Ｃを介して、紀１３のアナログスイッチ３７Ｍに共
通接続され、該１３のスイッチ３７Ｍを介してアナログ
信号出力端子４０に接続されている。また、上記電圧分
割回路３９の第４ないし第６の出力端３９ｄ 、３９ｅ
、３９ｆは、それぞれ第４ないし第６のアナログスイッ
チ３７Ｄ、３７Ｅ、３７Ｆ、、ｌ：り第１３のアナログ
スイッチ３７Ｎを介してアナログ信号出力端子４０に接
続されている。以下、同様に電圧分割回路３９の第７な
いし第９の出力端３９ｇ。
３９ｈ、３９ｉが第７ないし第９のアナログスイッチ３
７Ｇ 、３７Ｈ，３’７ Ｉより第１５のアナログスイ
ッチ３７０を介してアナログ信号出力端子４０に接続さ
れ、第１０ないし第１２の出力端３９ｊ、３９に、３９
１が纂１０ないし第１２のアナログスイッチ３γＪ、３
７に、３７Ｌより第１６のアナ“ログスインチ３９Ｐを
介してアナログ１言号出力端子４０に接続されている。
７Ｇ 、３７Ｈ，３’７ Ｉより第１５のアナログスイ
ッチ３７０を介してアナログ信号出力端子４０に接続さ
れ、第１０ないし第１２の出力端３９ｊ、３９に、３９
１が纂１０ないし第１２のアナログスイッチ３γＪ、３
７に、３７Ｌより第１６のアナ“ログスインチ３９Ｐを
介してアナログ１言号出力端子４０に接続されている。
まだ、この実施例において、卯７１のデコーダ３５Ａば
、上記デジタル信号の下位３ビツト、Ｂ。。
、上記デジタル信号の下位３ビツト、Ｂ。。
Ｂ１．Ｂ２をデコードして、
Ｘｏ ＝Ｂｏ’ Ｂｌ’ Ｂ２ ＋ＢＯ” Ｂｌ” Ｂ
２ ＋ＢＯ’ Ｂｌ ・Ｂ２＝Ｂ１・Ｂ、、 ＋Ｂｏ−
８，・Ｂ２ ＝Ｂｏ＋Ｂ。
２ ＋ＢＯ’ Ｂｌ ・Ｂ２＝Ｂ１・Ｂ、、 ＋Ｂｏ−
８，・Ｂ２ ＝Ｂｏ＋Ｂ。
なる各デコード出力Ｘ。、Ｘｌ、Ｘ２を出力する。
そして、上記第１のデコーダ３５Ａにて得られる第１の
デコード出力Ｘ。によって、第１、第６、第７および第
１２のアナログスイッチ３７Ａ、３７Ｆ、３７Ｇ、３７
Ｌが制御されてお９、上記第１のデコード出力Ｘ。が論
理「１」のときに各アナログスイッチ３７Ａ、３７Ｆ、
３７Ｇ、３７Ｌを可成させるようになっている。９、下
、同様に第２のデコード出力Ｘ１が論理「１」のときに
第２、第５、第８および第１１のアナログスイッチ３７
Ｂ。
デコード出力Ｘ。によって、第１、第６、第７および第
１２のアナログスイッチ３７Ａ、３７Ｆ、３７Ｇ、３７
Ｌが制御されてお９、上記第１のデコード出力Ｘ。が論
理「１」のときに各アナログスイッチ３７Ａ、３７Ｆ、
３７Ｇ、３７Ｌを可成させるようになっている。９、下
、同様に第２のデコード出力Ｘ１が論理「１」のときに
第２、第５、第８および第１１のアナログスイッチ３７
Ｂ。
３７ Ｅ 、 ３７ Ｈ、２７Ｋを閉成させ、椰３のデ
コード出力Ｘ２が論理「１」のときに第３、第４、第９
および第１０のアナログスイッチ３７Ｃ，３７Ｄ、３７
Ｉ、３７Ｊを閉成させるようになっている。
コード出力Ｘ２が論理「１」のときに第３、第４、第９
および第１０のアナログスイッチ３７Ｃ，３７Ｄ、３７
Ｉ、３７Ｊを閉成させるようになっている。
さらに、この実施例において、第２のデコーダ３５Ｂは
、Ｙｏ＝Ｂ２− Ｂ３ 、Ｙ、＝Ｂ２− Ｂ３ 。
、Ｙｏ＝Ｂ２− Ｂ３ 、Ｙ、＝Ｂ２− Ｂ３ 。
Ｙ２−Ｂ２・Ｂ３ 、Ｙ３−Ｂ２・Ｂ３なる各デコード
出力Ｙ。、Ｙｌ、Ｙ 、Ｙ３を出力する。そして、この
第２のデコーダ３５Ｂは、第１のデコート出力Ｙ。によ
シ第１３のアナログスイッチ３７Ｍを、第２のデコード
出力Ｙ１ により第１４のアナログスイッチ３７Ｎを、
第３のデコード出力￥２により第１５のアナログスイッ
チ３７０を、さらに第４のデコード出力￥３により第１
６のアナログスイッチ３７Ｐをそれぞれ制御しており、
上記各デコード出力Ｙ。、Ｙｌ； Ｙ２．Ｙ３がそれぞ
れ論理「１ｊのときに上記各アナログスイッチ３７Ｍ、
３７Ｎ、３７０．３７Ｐを閉成させる。
出力Ｙ。、Ｙｌ、Ｙ 、Ｙ３を出力する。そして、この
第２のデコーダ３５Ｂは、第１のデコート出力Ｙ。によ
シ第１３のアナログスイッチ３７Ｍを、第２のデコード
出力Ｙ１ により第１４のアナログスイッチ３７Ｎを、
第３のデコード出力￥２により第１５のアナログスイッ
チ３７０を、さらに第４のデコード出力￥３により第１
６のアナログスイッチ３７Ｐをそれぞれ制御しており、
上記各デコード出力Ｙ。、Ｙｌ； Ｙ２．Ｙ３がそれぞ
れ論理「１ｊのときに上記各アナログスイッチ３７Ｍ、
３７Ｎ、３７０．３７Ｐを閉成させる。
上述の如き構成の４ピッｌ−Ｄ／Ａ変換回路は、各アナ
ログスイッチ３７Ａ、３１Ｂ・・・・３７ＦとしてＭＯ
Ｓ （Ｍｅｔａｌ ０ｘｉｄｅ Ｓｅｍ１ｃｏｎｄｕｃ
ｔｏｒ ）トランジスタを用いて集積回路化した場合
、従来の４ビン）Ｄ／Ａ変換回路における抵抗やスイッ
チ等の素子数が約半分で良いので、小さなチンプサイズ
となシ、製造コストも低くすることができる。
ログスイッチ３７Ａ、３１Ｂ・・・・３７ＦとしてＭＯ
Ｓ （Ｍｅｔａｌ ０ｘｉｄｅ Ｓｅｍ１ｃｏｎｄｕｃ
ｔｏｒ ）トランジスタを用いて集積回路化した場合
、従来の４ビン）Ｄ／Ａ変換回路における抵抗やスイッ
チ等の素子数が約半分で良いので、小さなチンプサイズ
となシ、製造コストも低くすることができる。
上述の実施例の説明から明らかなように、本発明によれ
ば、多数ビットのデジタル信号をアナログ化するＤ／Ａ
変換回路を少ない素子数にて構成できるので、集積回路
化に適したＤ／Ａ変換回路を提供することができ、所期
の目的を十分に達成できる。
ば、多数ビットのデジタル信号をアナログ化するＤ／Ａ
変換回路を少ない素子数にて構成できるので、集積回路
化に適したＤ／Ａ変換回路を提供することができ、所期
の目的を十分に達成できる。
′；、ｕ １図および第２図は従来のＤ／Ａ変換回路の
構成を示す各回路図であシ、第１図は２ビットＤ／Ａ変
換回路を示し、第２図は４ピントＤ／Ａ変換回路を示し
ている。 第３１４．ば本発明に係るＤ／Ａ変換回銘の７）ｌζ本
的た回路構成を示す回路図であシ、２ビットＤ／Ａ変換
回路の実施例を示している。 第４図は４ビットＤ／Ａ変換回路の一実処例を示す回路
図であ泊。 ２１．２２，３１ ．３２，３３．３４・・・データ入
力端子２３．３γ・・・基準入力端子 ２４．４０・・・アナログ信号出力端子２５Ａ、２５Ｂ
、３８Ａ、３８Ｂ・・・・３８Ｈ・・抵抗２６．３９・
・・電圧分割回路 ２γＡ、２γＢ 、 ２７ Ｃ、３７Ａ 、 ３−７
Ｂ・・・・３７ Ｌ・・・アナログスイッチ ２８．３５Ａ、３５′Ｂ・・デコーダ 同 １） 村 榮 −第１図
構成を示す各回路図であシ、第１図は２ビットＤ／Ａ変
換回路を示し、第２図は４ピントＤ／Ａ変換回路を示し
ている。 第３１４．ば本発明に係るＤ／Ａ変換回銘の７）ｌζ本
的た回路構成を示す回路図であシ、２ビットＤ／Ａ変換
回路の実施例を示している。 第４図は４ビットＤ／Ａ変換回路の一実処例を示す回路
図であ泊。 ２１．２２，３１ ．３２，３３．３４・・・データ入
力端子２３．３γ・・・基準入力端子 ２４．４０・・・アナログ信号出力端子２５Ａ、２５Ｂ
、３８Ａ、３８Ｂ・・・・３８Ｈ・・抵抗２６．３９・
・・電圧分割回路 ２γＡ、２γＢ 、 ２７ Ｃ、３７Ａ 、 ３−７
Ｂ・・・・３７ Ｌ・・・アナログスイッチ ２８．３５Ａ、３５′Ｂ・・デコーダ 同 １） 村 榮 −第１図
Claims (1)
- Ｎビットのデジタル信号をデコードするデコーダと、基
準電圧の印加され〜る基準入力端子と接地との間に２Ｎ
−１個の抵抗を直列接続して成る電圧分割回路と、上記
電圧分割回路のＣ２＝”＋１）個の各出力端子とアナロ
グ信号出力端子との間に接続され上記各抵抗の抵抗値よ
りも十分に大きな値のオン抵抗をそれぞれ有するＣ ２
”’ ＋ １ ） （同のアナログスイッチとを備え、
上記スインチング回路の各アナログスイッチを上記デコ
ーダのデコード出力にて制御し、Ｎビットのデジタル信
号ヲ２Ｎ段階の電圧レベルで示されるアナログ信号に変
換しアナログ信号出力端子から出力することを特徴とす
るデジタルアナログ変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2647083A JPS59152720A (ja) | 1983-02-19 | 1983-02-19 | デジタルアナログ変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2647083A JPS59152720A (ja) | 1983-02-19 | 1983-02-19 | デジタルアナログ変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59152720A true JPS59152720A (ja) | 1984-08-31 |
| JPH04418B2 JPH04418B2 (ja) | 1992-01-07 |
Family
ID=12194398
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2647083A Granted JPS59152720A (ja) | 1983-02-19 | 1983-02-19 | デジタルアナログ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59152720A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59193621A (ja) * | 1983-04-18 | 1984-11-02 | Toshiba Corp | デジタル−アナログ変換回路 |
| JPS6376619A (ja) * | 1986-09-19 | 1988-04-06 | Matsushita Electric Ind Co Ltd | デイジタル−アナログ変換装置 |
| JPS6392130A (ja) * | 1986-10-07 | 1988-04-22 | Matsushita Electric Ind Co Ltd | ディジタル−アナログ変換装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS544559A (en) * | 1977-06-13 | 1979-01-13 | Seiko Epson Corp | D-a converter |
-
1983
- 1983-02-19 JP JP2647083A patent/JPS59152720A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS544559A (en) * | 1977-06-13 | 1979-01-13 | Seiko Epson Corp | D-a converter |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59193621A (ja) * | 1983-04-18 | 1984-11-02 | Toshiba Corp | デジタル−アナログ変換回路 |
| JPH0519848B2 (ja) * | 1983-04-18 | 1993-03-17 | Tokyo Shibaura Electric Co | |
| JPS6376619A (ja) * | 1986-09-19 | 1988-04-06 | Matsushita Electric Ind Co Ltd | デイジタル−アナログ変換装置 |
| JPS6392130A (ja) * | 1986-10-07 | 1988-04-22 | Matsushita Electric Ind Co Ltd | ディジタル−アナログ変換装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04418B2 (ja) | 1992-01-07 |
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