KR101323197B1 - 디지털 소프트 스타트 회로를 이용한 컨버터 - Google Patents

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Abstract

본 발명은 소프트 스타트를 이용하는 컨버터에 관한 것이다.
본 발명의 한 특징에 따른 컨버터는 메인 스위치, 메인 스위치의 온/오프를 제어하는 PWM(pulse width modulate) 제어부 및 소프트 스타트를 포함한다. 소프트 스타트 제1 주기를 갖는 클록 신호가 입력되며, 제1 디지털 제어신호를 생성하고, 상기 제1 디지털 제어신호에 대응하는 소프트 스타트 전압을 생성한다. 소프트 스타트는 상기 PWM 제어부로 상기 소프트 스타트 전압을 전달하고, 상기 제1 디지털 제어신호를 피드백(feedback)시켜, 상기 제1 디지털 제어신호 및 상기 클록 신호를 이용하여 제어신호를 생성한다. 소프트 스타트는 생성된 제어신호에 따라 제2 디지털 제어신호를 생성하며, 상기 제2 디지털 제어신호에 대응하는 소프트 스타트 전압을 생성한다.
PWM, 소프트 스타트, 카운터

Description

디지털 소프트 스타트 회로를 이용한 컨버터{THE CONVERTER USING DIGITAL SOFT START CIRCUIT}
도 1은 본 발명의 실시예에 따른 컨버터를 나타낸 도면이다.
도 2는 본 발명의 실시예에 따른 소프트 스타트를 나타낸 도면이다.
도 3은 본 발명의 실시예에 따른 4비트 디지털 제어 신호에 따르는 소프트 스타트 전압을 도시한 도면이다.
도 4는 본 발명의 실시예에 따른 소프트 스타트 전압, 감지 전압, 클록 신호, 펄스폭변조 신호 및 게이트 제어신호의 파형을 나타낸 도면이다.
본 발명은 소프트 스타트(soft start)를 이용하는 컨버터(converter)에 관한 것이다.
종래 컨버터의 출력단에는 일반적으로 용량성(Capacitive) 부하 성분이 존재하며, 이 성분에 의해 컨버터의 초기 동작시에 출력 전압이 일정 시정수를 갖고 상승하게 된다. 따라서, 컨버터의 초기 동작시에 피드백 신호는 최대값이 된다. 또한, 이 시간 동안 스위칭 소자인 트랜지스터의 드래인 전류는 피크값으로 유지된 다.
이처럼 동작 초기에 일정 시간동안 2차측에 최대 전력이 전달되면 전체회로에 심한 스트레스가 발생한다. 따라서, 이러한 동작을 피하기 위해 소프트 스타트를 사용하며, 종래에는 이러한 소프트 스타트 기능을 위해 펄스 폭 변조(pulse width modulate)를 제어하는 장치 외부에 커패시터를 추가하였다.
그러나 외부에 커패시터를 추가하여 사용하게 되면, 노이즈에 약하며, 외부 커패시터를 사용하는 부가적인 비용이 발생한다.
본 발명은 이러한 종래의 문제점을 해결하기 위한 것으로, 내부에 디지털 소프트 스타트를 포함하는 컨버터를 제공하는 것을 목적으로 한다.
이러한 기술적 과제를 달성하기 위한, 본 발명의 한 특징에 따른 메인 스위치 및 메인 스위치의 온/오프를 제어하는 PWM(pulse width modulate) 제어부를 포함하는 컨버터에 있어서, 제1 주기를 갖는 클록 신호가 입력되며, 제1 디지털 제어신호를 생성하고, 상기 제1 디지털 제어신호에 대응하는 소프트 스타트 전압을 생성하며, 상기 PWM 제어부로 상기 소프트 스타트 전압을 전달하고, 상기 제1 디지털 제어신호를 피드백(feedback)시켜, 상기 제1 디지털 제어신호 및 상기 클록 신호를 이용하여 제어신호를 생성하고, 생성된 제어신호에 따라 제2 디지털 제어신호를 생성하며, 상기 제2 디지털 제어신호에 대응하는 소프트 스타트 전압을 생성하는 소프트 스타트를 포함한다.
상기 소프트 스타트는, 상기 제어신호에 따라 제2 디지털 제어신호를 생성하는 카운터를 포함하고, 상기 카운터는, 상기 제어신호가 제2 주기를 갖는 구간에서, 제2 주기 이상의 구간에서 상기 제2 디지털 제어신호를 유지한다.
상기 소프트 스타트는, 상기 제1 디지털 제어신호 및 상기 클록 신호를 이용하여 상기 제어신호를 생성하는 카운터 제어부를 더 포함하며, 상기 카운터 제어부는 상기 제1 디지털 제어신호 각각의 비트의 논리값을 논리 연산하여, 연산결과에 대응하는 연산결과신호 및 클록 신호를 이용하여 상기 제어신호를 생성한다.
본 발명의 다른 특징에 따른 메인 스위치 및 상기 메인 스위치의 온/오프를 결정하는 PWM 제어부를 포함하는 컨버터에 있어서, 디지털 제어신호를 생성하고, 상기 디지털 제어신호에 대응하는 소프트 스타트 전압을 생성하며, 상기 PWM 제어부로 상기 소프트 스타트 전압을 전달하고, 상기 디지털 제어신호를 피드백(feedback)시켜, 상기 디지털 제어신호를 변경하는 소프트 스타트를 포함하고, 상기 PWM 제어부는, 상기 컨버터의 출력 전압에 대응하는 피드백 신호, 상기 메인 스위치에 흐르는 전류에 대응하는 감지 전압, 제1 주기를 갖는 클록 신호 및 상기 소프트 스타트 전압을 이용하여 상기 메인 스위치의 온/오프를 제어하는 게이트 제어신호를 생성한다.
상기 소프트 스타트는, 제어신호에 따라 상기 디지털 제어신호를 생성하는 카운터, 상기 카운터로부터 출력되는 상기 디지털 제어신호에 따라 상기 소프트 스타트 전압을 생성하는 D/A 컨버터, 및 상기 디지털 제어신호 및 상기 클록 신호에 따라 상기 제어신호를 생성하는 카운터 제어부를 포함한다.
상기 카운터 제어부는, 상기 디지털 제어신호를 입력받아, 상기 디지털 제어신호의 각 비트에 해당하는 논리 값을 논리 연산하여, 연산 결과에 따라 연산 결과 신호를 생성하는 제1 논리부, 및 상기 연산 결과 신호 및 상기 클록 신호를 입력받아, 상기 연산 결과 신호 및 상기 클록 신호의 레벨에 따라 다른 레벨의 제어신호를 생성하는 제2 논리부를 포함한다.
상기 PWM 제어부는, 상기 소프트 스타트 전압과 상기 감지 전압을 비교하고, 비교 결과에 따라 제1 비교 결과 신호를 생성하는 제1 비교기, 상기 피드백 신호 및 상기 감지 전압을 비교하고, 비교 결과에 따라 제2 비교 결과 신호를 생성하는 제2 비교기, 상기 제1 및 제2 비교 결과 신호를 입력받아, 상기 제1 및 제2 비교 결과 신호를 논리 연산하고, 연산 결과에 따라 출력신호이 레벨을 결정하는 제3 논리부, 상기 클록 신호 및 상기 제3 논리부의 출력 신호를 각각 입력받고, 상기 제3논리부의 출력 신호가 제1 레벨이면, 제2 레벨의 펄스 폭 변조 신호를 생성하고, 상기 클록 신호가 제3 레벨이면, 직전 상태의 상기 펄스 폭 변조 신호의 레벨을 유지하고, 상기 클록 신호가 제4 레벨이면, 상기 펄스 폭 변조 신호가 제5 레벨이 되는 펄스 폭 변조 신호 생성부 및 상기 펄스 폭 변조 신호 및 상기 클록 신호를 입력받아 상기 메인 스위치의 온/오프 제어신호를 생성하는 제어신호 생성부를 포함한다.
아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기 에서 설명하는 실시예에 한정되지 않는다. 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였다. 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다. 또한, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있는 실시예를 첨부된 도면을 참조로 하여 상세히 설명한다.
먼저 도 1을 참조하여 본 발명의 실시예에 따른 컨버터의 구조를 설명한다.
도 1은 본 발명의 실시예에 따른 컨버터를 나타낸 도면이다.
도 1에 도시한 바와 같이, 본 발명의 실시예에 따른 컨버터는 소프트 스타트(1), 저항(Rsense), 메인 스위치(M) 및 펄스 폭 변조(pulse width modulate : 이하 'PWM') 제어부(2)를 포함한다.
PWM 제어부(2)는 클록 생성부(21), 제1 비교기(23), 제2 비교기(22), OR 게이트(24), 플립플롭(25), 논리 연산부(26)를 포함한다.
소프트 스타트(1)는 클록 생성부(21)로부터 클록 신호(CLK)를 전달받아, 디지털 제어 신호를 생성한다. 생성된 디지털 제어 신호에 따라 일정한 레벨의 소프트 스타트 전압(Vss)을 제1 비교기(3)로 전달한다.
PWM 제어부(2)는 컨버터의 출력 전압에 따라 메인 스위치의 듀티비를 결정한다. PWM 제어부(2)는 컨버터가 스타트 업(start-up) 될때, 소프트 스타트(1)로부터 입력되는 전압을 이용하여 서서히 메인 스위치(M)의 듀티비를 증가시킨다.
클록 생성부(21)는 일정한 주기를 갖는 클록 신호(CLK)를 생성하여, 소프트 스타트(1), 플립플롭(25) 및 논리 연산부(26)로 전달한다.
제1 비교기(23)는 소프트 스타트(1) 및 저항(Rsense)의 일단에 각각 연결되어, 반전 단자(-)로 소프트 스타트 전압(Vss)을 전달받고, 비반전 단자(+)로 감지 전압(Vsense)을 전달받는다. 감지 전압(Vsense)은 메인 스위치(M)의드레인에 흐르는 전류(Idrain)에 대응하는 레벨을 갖는다. 제1 비교기(23)는 소프트 스타트 전압(Vss)과 감지 전압(Vsense)의 비교 결과에 따라 비교출력신호(C1)를 생성한다. 제1 비교기(3)는 감지 전압(Vsense)이 소프트 스타트 전압(Vss) 이상이 되면, 하이 레벨의 제1 비교출력신호(C1)를 생성하고, 감지 전압(Vsense)이 소프트 스타트 전압(Vss)미만이면, 로우 레벨의 비교출력신호(C1)을 생성한다.
제2 비교기(22)는 컨버터의 출력단의 출력 전력에 대응하는 피드백 신호와 감지 전압(Vsense)을 전달받아, 비교 결과에 따라 제2 비교출력신호(C2)를 생성한다. 본 발명의 실시예에 따른 피드백 신호는 출력 전력에 대응하는 피드백 전압(Vfb)이다. 제2 비교기(22)는 제2 비교출력신호(C2)를 플립플롭(25)의 리셋단(R)에 전달한다. 피드백 전압(Vfb) 및 감지 전압(Vsense)은 각각 반전 단자(-) 및 비반전 단자(+)로전달되고, 감지 전압(Vsense)이 피드백 전압(Vfb) 이상이면, 하이 레벨의 제2 비교출력신호(C2)를 플립플롭(25)의 리셋단(R)에 전달한다. 감지 전 압(Vsense)이 피드백 전압(Vfb) 미만이면, 로우 레벨의 제2 비교출력신호(C2)를 플립플롭(25)의 리셋단(R)에 전달한다.
OR 게이트(24)는 제1 비교기(23) 및 제2 비교기로부터 각각 제1 비교출력신호(C1) 및 제2 비교출력신호(C2)를 입력받아, OR 연산을 수행하고, 연산 결과에 따라 다른 레벨을 갖는 출력 신호(OS1)를 플립플롭(25)의 리셋단(R)으로 전달한다.
플립플롭(25)은 클록 생성부(21), OR 게이트(24) 및 논리 연산부(26)에 연결되어 있다. 셋단(S)은 클록 생성부(21)에 연결되어 클록 신호(CLK)를 전달받고, 리셋단(R)은 OR 게이트(24)에 연결되어 있다. 셋단(S)과 리셋단(R)에 입력되는 신호를 논리 연산하여 펄스폭변조 신호(Sp)를 생성한다. 본 발명의 실시예에 따른 플립플롭(25)은 리셋단(R)에 하이 레벨의 신호가 입력되면, 반전출력단자(/Q)로 로우 레벨의 펄스폭변조 신호(Sp)를 출력하고, 셋단(S)에 입력되는 신호의 레벨에 따라 반전출력단자(/Q)로 하이 또는 로우 레벨의 펄스폭변조 신호(Sp)를 출력한다. 셋단에 하이 레벨의 클록신호가 입력되면, 로우 레벨의 펄스폭변조 신호(Sp)를 출력하고, 로우 레벨의 클록신호가 입력되면, 직전과 동일한 레벨의 펄스폭 변조 신호(Sp)를 출력한다. 플립플롭(25)은 생성된 펄스폭변조 신호(Sp)를 반전출력단자(/Q)를 통해 논리 연산부(26)로 출력한다.
논리 연산부(26)는 플립플롭(25) 및 클록 생성부(21)와 연결되어, 펄스폭변조 신호(Sp), 클록 신호(CLK)를 논리 연산하여 게이트 제어신호(Sg)를 생성한다. 본 발명의 실시예에 따른 논리 연산부(26)는 NOR 게이트일 수 있으며, 논리 연산부(26)는 펄스폭변조 신호(Sp) 및 클록 신호(CLK)를 NOR 연산하여 게이트 제어신 호(Sg)를 생성한다.
메인 스위치(M)는논리 연산부(26)의 게이트 제어신호(Sg)에 따라 온/오프된다. 본 발명의 실시예에 따른 메인 스위치(M)는 N 채널 타입의 트랜지스터로, 게이트 제어신호(Sg)가 하이 레벨이면, 턴온되고, 로우 레벨이면 턴오프된다.
감지 저항(Rsense)은 메인 스위치(M)의 드레인에 흐르는 전류에 대응하여 감지 전압(Vsense)을 생성한다.
이하, 도 2를 참조하여, 소프트 스타트(1)에 대해서 구체적으로 설명한다.
도 2는 본 발명의 실시예에 따른 소프트 스타트(1)를 나타낸 도면이다.
도 2에 도시된 바와 같이, 소프트 스타트(1)는 카운터(11), 카운터 제어부(12) 및 D/A 컨버터(13)를 포함한다. 카운터 제어부(12)는 AND 게이트(121) 및 NAND 게이트(122)를 포함한다.
카운터(11)는 카운트 제어부(12)의 AND 게이트(121)에 연결되어 있고, 리셋 신호(Sr)에 따라 다시 처음부터 카운트한다. 본 발명의 실시예에 따른 카운터(11)는 일정한 시간 동안 동일한 4비트의 디지털 제어신호를 생성하여 D/A 컨버터(13)로 출력한다. 이 때, 4비트의 디지털 제어신호는 순차적으로 증가하는 크기를 갖는다. 카운터(11)는 AND 게이트(12)로부터 출력되는 카운터 제어신호(CC)에 따라 순차적으로 4비트의 디지털 제어신호의 크기를 증가시킨다. 본 발명의 실시예에 따른 카운터 제어신호(CC)는 일정한 주기를 갖고 하이 레벨과 로우 레벨을 교대로 갖으며, 4비트 디지털 제어신호가 '1111'이 되면, 로우 레벨을 유지한다. 카운터(11)는 카운터 제어신호(CC)의 4주기마다 4비트의 디지털 제어신호의 크기를 증가시키며, 4주기 기간동안 일정한 크기로 4비트 디지털 제어신호를 유지한다. 그리고 카운터 제어신호(CC)가 로우 레벨로 유지되는 구간에는 4비트 디지털 제어신호를 '1111'로 그대로 유지한다.
카운터 제어부(12)는 클록 신호(CLK) 및 4비트의 디지털 제어신호를 이용하여 카운터 제어신호를 생성한다. 본 발명의 실시예에 따른 카운터 제어부(12)는 AND 게이트(121) 및 NAND 게이트(122)를 포함하고 있다. AND 게이트(121)는 클록 신호(CLK) 및 NAND 게이트(122)로부터 출력되는 연산 결과 신호(L1)을 입력받아, AND 연산 결과에 따른 카운터 제어신호(CC)를 출력한다. NAND 게이트(122)는 4비트 디지털 제어신호를 NAND 연산하여 연산 결과에 따라 신호(L1)을 생성하고, AND 게이트(121)로 전달한다.
D/A 컨버터(13)는 입력되는 4비트 디지털 제어 신호에 따라 일정한 레벨의 소프트 스타트 전압을 출력한다. 본 발명의 실시예에 따른 D/A 컨버터(14)는 4 비트의 디지털 제어 신호에 대응하여 24(=16)단계의 소프트 스타트 전압을 출력한다. 본 발명의 실시예에 따른 D/A 컨버터(14)는 4비트의 디지털 제어 신호에 따라 동일한 간격을 갖는 소프트 스타트 전압을 갖는 것으로 도시하였으나, 설정에 따라 다른 간격을 갖는 소프트 스타트 전압을 생성할 수 있다. 구체적으로 복수의 직렬 저항을 사용하는 D/A 컨버터(14)는 4비트의 디지털 제어 신호의 크기에 비례하여 일정한 간격을 갖고 소프트 스타트 전압이 증가하는 경우, 복수의 직렬 저항이 모두 동일한 저항값을 갖는 저항으로 구성될 수 있다. 이처럼 복수의 직렬 저항 각각의 저항값을 달리 설정하여 소프트 스타트 전압이 다른 간격을 갖으며, 증가하도록 할 수 있다.
리셋 신호(Sr)는 소프트 스타트가 시작되는 시점을 제어한다. 리셋 신호가 폴링 타이밍이 발생하면, 카운터는 4비트의 디지털 제어신호 '0000'부터 '1111'까지 생성한다. 구체적으로, 본 발명의 실시예에 따른 리셋 신호(Sr)는 컨버터의 스타트 업(start-up) 시점에서, 하이 레벨의 펄스가 되고, 리셋 신호(Sr)의 폴링 타이밍 때 카운터가 4비트 디지털 제어신호 '0000'를 생성하기 시작한다. 그리고 나머지 구간에서는 로우 레벨을 유지한고, 다시 스타트 업이 발생하면 다시 하이 레벨의 펄스가 된다.
도 3은 본 발명의 실시예에 따른 4비트 디지털 제어 신호에 따르는 소프트 스타트 전압을 도시한 도면이다.
도 3에 도시된 바와 같이, 스타트 업이 발생하여 리셋 신호의 폴링 타이밍(falling timing)이 발생하면, '0000'의 4비트 디지털 제어 신호에 의한 소프트 스타트 전압 0.1V가 발생한다. 카운터에 의해 일정한 시간동안 유지된 후, '0001'의 4비트 디티털 제어 신호에 의에 소프트 스타트 전압이 상승한다. 이와 같은 방식으로, 4비트 디지털 제어 신호 '1111'에 의해 소프트 스타트 전압이 0.3V까지 상승한다. 그후 리셋 신호(Sr)가 다시 하이 레벨의 펄스가 되기 전까지 소프트 스타트 전압은 4비트 디지털 신호 '1111'에 대응되는 레벨로 유지되고, 제1 비교기(23)의 비교출력신호는 로우 레벨을 유지한다. 그리고 다시 스타트 업과 같은 상항이 발생하면, 다시 리셋 신호의 폴링 타이밍이 발생하고, 소프트 스타트 전압은 4비트 디지털 제어 신호에 의해 순차적으로 상승한다.
이하, 도 4를 참조하여 본 발명의 실시예에 따른 컨버터의 동작을 설명한다.
도 4는 본 발명의 실시예에 따른 소프트 스타트 전압, 감지 전압, 클록 신호, 펄스폭변조 신호 및 게이트 제어신호의 파형을 나타낸 도면이다.
도 4에 도시된 바와 같이, 소프트 스타트 전압은 4비트 디지털 제어 신호에 따라 상승한다. 감지 전압(Vsense)은T1 시점에서 소프트 스타트 전압과 같아지고, 그러면 제1 비교출력신호(C1)은 하이 레벨이 된다. 하이 레벨의 제1 비교출력신호(C1)에 의해 OR 게이트(24)에서 하이 레벨의 출력신호(OS1)가 생성되고, 생성된 출력신호(OS1)은 리셋단(R)으로전달된다. 리셋단(R)에 하이 레벨의 출력신호(OS1)이 입력되면, 펄스폭변조 신호(Sp)는 하이 레벨이 되고, 논리 연산부(26)는 로우 레벨의 게이트 제어신호(Sg)를 메인 스위치(M)에 전달한다. 그러면, 메인 스위치(M)는턴오프되고, 감지 전압(Vsense)는 0이 된다. 플립플롭(25)의 셋단(S)으로 입력되는 시점 T2에서, 클록 신호(CLK)가 하이 레벨이 되면, 펄스폭변조 신호(Sp)는 로우 레벨이 된다. 그리고, 시점 T3에서, 클록 신호(CLK)의 폴링 타이밍이 발생하여 로우 레벨이되면, 펄스폭 변조 신호(Sp)는 로우 레벨이 유지된다. 그러면 논리 연산부(26)는 로우 레벨의 클록 신호 및 펄스폭변조 신호를 입력받아, 하이 레벨의 게이트 제어신호(Sg)를 생성한다. 메인 스위치(M)는 하이 레벨의 게이트 제어신호(Sg)에 따라 턴온되고, 다시 감지 전압이 발생한다. 이와 같은 동작은 반복되며, 본 발명의 실시예에 따른 카운터 제어신호(CC)는 4비트 디지털 제어신호가 '1111'이 되기전까지 클록 신호(CLK)와 동일한 파형을 갖는다. 따라서, 클록 신호(CLK) 4주기가 지나고, 클록 신호(CLK)의 폴링 타이밍이 발생하는 시점 T4에서 소프트 스타트 전압이 한단계 증가한다.
이와 같이, 본 발명의 실시예에 따르는 컨버터는 디지털 신호에 따라 순차적으로 증가하는 소프트 스타트 전압을 생성할 수 있다.
상기 도면과 발명의 상세한 설명은 단지 본 발명의 예시적인 것으로서, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
이상에서와 같이 본 발명에 의하면, 디지털 제어신호에 따라 소프트 스타트 전압을 순차적으로 증가시킬 수 있는 컨버터를 제공한다.
또한, 본 발명은 외부에 커패시터를 사용하지 않으므로, 비용 절감 및 노이즈에 강한 컨버터를 제공한다.

Claims (18)

  1. 메인 스위치,
    상기 메인 스위치의 온/오프를 제어하는 PWM(pulse width modulate) 제어부, 및
    제1 주기를 갖는 클록 신호가 입력되며, 제1 디지털 제어신호를 생성하고, 상기 제1 디지털 제어신호에 대응하는 소프트 스타트 전압을 생성하며, 상기 PWM 제어부로 상기 소프트 스타트 전압을 전달하고, 상기 제1 디지털 제어신호를 피드백(feedback)시켜, 상기 제1 디지털 제어신호 및 상기 클록 신호를 이용하여 제어신호를 생성하고, 생성된 제어신호에 따라 제2 디지털 제어신호를 생성하며, 상기 제2 디지털 제어신호에 대응하는 소프트 스타트 전압을 생성하는 소프트 스타트부를 포함하고,
    상기 PWM 제어부는,
    상기 메인 스위치에 흐르는 전류에 대응하는 감지 전압과 상기 소프트 스타트 전압을 비교하여, 비교 결과에 따라 상기 메인 스위치의 오프를 결정하는 컨버터.
  2. 제1항에 있어서,
    상기 소프트 스타트부는,
    상기 제어신호에 따라 제2 디지털 제어신호를 생성하는 카운터를 포함하고,
    상기 카운터는,
    상기 제어신호가 제2 주기를 갖는 구간에서, 제2 주기 이상의 구간에서 상기 제2 디지털 제어신호를 유지하는 컨버터.
  3. 제2항에 있어서,
    상기 소프트 스타트부는,
    상기 제1 디지털 제어신호 및 상기 클록 신호를 이용하여 상기 제어신호를 생성하는 카운터 제어부를 더 포함하며,
    상기 카운터 제어부는 상기 제1 디지털 제어신호 각각의 비트의 논리값을 논리 연산하여, 연산결과에 대응하는 연산결과신호 및 클록 신호를 이용하여 상기 제어신호를 생성하는 컨버터.
  4. 제3항에 있어서,
    상기 소프트 스타트부는,
    상기 제1 및 제2 디지털 제어신호에 따라 소프트 스타트 전압을 생성하는 D/A 컨버터를 포함하는 컨버터.
  5. 제4항에 있어서,
    상기 D/A 컨버터는 직렬 연결된 복수의 저항을 이용하며, 상기 복수의 저항 각각의 저항값에 따라 상기 소프트 스타트 전압의 증가폭이 달라지는 컨버터.
  6. 제3항에 있어서,
    상기 카운터는,
    상기 컨버터가 스타트 업(start up)일 때, 상기 카운터를 초기화 시키는 리셋 신호에 따라 최초의 디지털 제어신호를 생성하는 컨버터.
  7. 제3항에 있어서,
    상기 제어신호는 상기 제2 디지털 제어신호가 가장 높은 논리값을 갖으면, 일정한 레벨로 고정되며,
    상기 카운터는 상기 제2 디지털 제어신호를 계속 유지하는 컨버터.
  8. 삭제
  9. 제1항에 있어서,
    상기 PWM 제어부는,
    상기 비교 결과, 상기 감지 전압이 상기 소프트 스타트 전압보다 크면, 상기 메인 스위치를 턴오프 시키는 컨버터.
  10. 제1항 내지 제7항 중 어느 한 항에 있어서,
    상기 제2 디지털 제어신호는 상기 제1 디지털 제어신호보다 큰 논리값을 갖으며, 상기 제2 디지털 제어신호에 대응하는 소프트 스타트 전압이 상기 제1 디지털 제어신호에 대응하는 소프트 스타트 전압보다 큰 레벨을 갖는 컨버터.
  11. 메인 스위치,
    상기 메인 스위치의 온/오프를 결정하는 PWM 제어부, 및
    디지털 제어신호를 생성하고, 상기 디지털 제어신호에 대응하는 소프트 스타트 전압을 생성하며, 상기 PWM 제어부로 상기 소프트 스타트 전압을 전달하고, 상기 디지털 제어신호를 피드백(feedback)시켜, 상기 디지털 제어신호를 변경하는 소프트 스타트부를 포함하고,
    상기 PWM 제어부는,
    컨버터의 출력 전압에 대응하는 피드백 신호, 상기 메인 스위치에 흐르는 전류에 대응하는 감지 전압, 제1 주기를 갖는 클록 신호 및 상기 소프트 스타트 전압을 이용하여 상기 메인 스위치의 온/오프를 제어하는 게이트 제어신호를 생성하는 컨버터.
  12. 제11항에 있어서,
    상기 소프트 스타트부는,
    제어신호에 따라 상기 디지털 제어신호를 생성하는 카운터,
    상기 카운터로부터 출력되는 상기 디지털 제어신호에 따라 상기 소프트 스타트 전압을 생성하는 D/A 컨버터, 및
    상기 디지털 제어신호 및 상기 클록 신호에 따라 상기 제어신호를 생성하는 카운터 제어부를 포함하는 컨버터.
  13. 제12항에 있어서,
    상기 카운터 제어부는,
    상기 디지털 제어신호를 입력받아, 상기 디지털 제어신호의 각 비트에 해당하는 논리 값을 논리 연산하여, 연산 결과에 따라 연산 결과 신호를 생성하는 제1 논리부, 및
    상기 연산 결과 신호 및 상기 클록 신호를 입력받아, 상기 연산 결과 신호 및 상기 클록 신호의 레벨에 따라 다른 레벨의 제어신호를 생성하는 제2 논리부를 포함하는 컨버터.
  14. 제13항에 있어서,
    상기 제1 논리부는 NAND 연산을 수행하는 NAND 게이트이고, 제2 논리부는 AND 연산을 수행하는 AND 게인트인 컨버터.
  15. 제13항에 있어서,
    상기 PWM 제어부는,
    상기 소프트 스타트 전압과 상기 감지 전압을 비교하고, 비교 결과에 따라 제1 비교 결과 신호를 생성하는 제1 비교기,
    상기 피드백 신호 및 상기 감지 전압을 비교하고, 비교 결과에 따라 제2 비 교 결과 신호를 생성하는 제2 비교기,
    상기 제1 및 제2 비교 결과 신호를 입력받아, 상기 제1 및 제2 비교 결과 신호를 논리 연산하고, 연산 결과에 따라 출력신호이 레벨을 결정하는 제3 논리부,
    상기 클록 신호 및 상기 제3 논리부의 출력 신호를 각각 입력받고, 상기 제3논리부의 출력 신호가 제1 레벨이면, 제2 레벨의 펄스 폭 변조 신호를 생성하고, 상기 클록 신호가 제3 레벨이면, 직전 상태의 상기 펄스 폭 변조 신호의 레벨을 유지하고, 상기 클록 신호가 제4 레벨이면, 상기 펄스 폭 변조 신호가 제5 레벨이 되는 펄스 폭 변조 신호 생성부 및
    상기 펄스 폭 변조 신호 및 상기 클록 신호를 입력받아 상기 메인 스위치의온/오프 제어신호를 생성하는 제어신호 생성부를 포함하는 컨버터.
  16. 제15항에 있어서,
    상기 제1, 제2 및 제3 레벨은 하이 레벨이고, 상기 제4 및 제5 레벨은 로우 레벨인 컨버터.
  17. 제16항에 있어서,
    상기 펄스 폭 변조 신호는,
    셋단으로 상기 클록 신호를 입력받고, 리셋단으로 상기 제3 논리부의 출력 신호를 입력받으며, 상기 펄스 폭 변조 신호를 반전 출력단자로 출력하는 플립플롭인 컨버터.
  18. 제16항에 있어서,
    상기 제3 논리부는 OR 게이트이고, 상기 제어신호 생성부는 NOR 게이트인 컨버터.
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