JPS5871726A - アナログ−デジタル変換器 - Google Patents
アナログ−デジタル変換器Info
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- JPS5871726A JPS5871726A JP56171146A JP17114681A JPS5871726A JP S5871726 A JPS5871726 A JP S5871726A JP 56171146 A JP56171146 A JP 56171146A JP 17114681 A JP17114681 A JP 17114681A JP S5871726 A JPS5871726 A JP S5871726A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
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- H03M1/1071—Measuring or testing
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/34—Analogue value compared with reference values
- H03M1/36—Analogue value compared with reference values simultaneously only, i.e. parallel type
- H03M1/361—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type
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- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はアナログ−デジタル(以下A/Dと記す)変換
器、特に電圧分圧器を用いた並列比較型A/D変換器に
関するものである◎ 並列比較型A/D変換器は基準電圧Viを2N分割する
電圧分圧器のそれぞれ異なった出力電圧を比較基準とし
た2 個の比軟器に同時にアナログ入力電圧V8 を印
加し、各々の比較器で基準値との大小を6判定し、その
結果を符号化してデジタル出力とするものでAndor
ew G、F、Dingwa 11氏の論文″’ Mo
nolifhic Expandable 5b 0M
08/8(38A/D Convevfev”1S8C
CDIGE8T OI+’TECHNICAL PAP
ERp、126〜127.1979等が知られている。
器、特に電圧分圧器を用いた並列比較型A/D変換器に
関するものである◎ 並列比較型A/D変換器は基準電圧Viを2N分割する
電圧分圧器のそれぞれ異なった出力電圧を比較基準とし
た2 個の比軟器に同時にアナログ入力電圧V8 を印
加し、各々の比較器で基準値との大小を6判定し、その
結果を符号化してデジタル出力とするものでAndor
ew G、F、Dingwa 11氏の論文″’ Mo
nolifhic Expandable 5b 0M
08/8(38A/D Convevfev”1S8C
CDIGE8T OI+’TECHNICAL PAP
ERp、126〜127.1979等が知られている。
第1図は並列比較型A/D変換器の概略構成の一例でさ
=3の場合である。ここでNはA/D変換器の有するビ
ット数である。同図中10は電圧分圧器で複数の抵抗1
2〜19で構成され、それらの抵抗間の接続点はそれぞ
れ出力20〜27を形成する。また、電圧分圧器゛10
は基準電圧Va と接地電位GND間に接続されている
。さらに電圧分圧器10の複数の出力20〜27は複数
の比較器30〜37の比較基準入力端子にそれぞれ接続
されている。50は位置検出論理回路で複数のロジック
ゲート40〜47で構成され、位置検出回路50の出力
はデジタル出力152〜154を持つ符号変換回路51
に接続されている。
=3の場合である。ここでNはA/D変換器の有するビ
ット数である。同図中10は電圧分圧器で複数の抵抗1
2〜19で構成され、それらの抵抗間の接続点はそれぞ
れ出力20〜27を形成する。また、電圧分圧器゛10
は基準電圧Va と接地電位GND間に接続されている
。さらに電圧分圧器10の複数の出力20〜27は複数
の比較器30〜37の比較基準入力端子にそれぞれ接続
されている。50は位置検出論理回路で複数のロジック
ゲート40〜47で構成され、位置検出回路50の出力
はデジタル出力152〜154を持つ符号変換回路51
に接続されている。
以下第1図に従って動作を説明する。まずアナログ入力
電圧Vsが異なった比較基準を持つ複数の比較器30〜
37に同時に印加される。するとアナログ入力電圧VS
が比較基準よシ大きい比較器の出力は低レベル、すなわ
ち10Iとなシ、逆にアナログ入力電圧Vsが比較基準
よシ小さい比較器の出力は高レベル、すなわち111と
なる。従って、複数の比較器30〜37はアナログ入力
電圧Vsの値によってその出力が101になる比較器と
111になる比較器に分けられる。そこで、位置検出論
理回路50は出力が10#になっている比較器と111
となっている比較器の境界を検出し、ロジックゲート4
0〜47のうち境界の位置に対応したゲートの出力を@
1@とする。この位置検出回路50の出力を符号変換回
路51によって符号化し、3ビツトのデジタル出力を得
ている。この符号変換回路51には多くの場合第2図(
a)に示す読取シ専用メモIJOL(JM)型符号器が
使用されておシ、その符号は第2図(b)に示す2進(
Binary)コードである。
電圧Vsが異なった比較基準を持つ複数の比較器30〜
37に同時に印加される。するとアナログ入力電圧VS
が比較基準よシ大きい比較器の出力は低レベル、すなわ
ち10Iとなシ、逆にアナログ入力電圧Vsが比較基準
よシ小さい比較器の出力は高レベル、すなわち111と
なる。従って、複数の比較器30〜37はアナログ入力
電圧Vsの値によってその出力が101になる比較器と
111になる比較器に分けられる。そこで、位置検出論
理回路50は出力が10#になっている比較器と111
となっている比較器の境界を検出し、ロジックゲート4
0〜47のうち境界の位置に対応したゲートの出力を@
1@とする。この位置検出回路50の出力を符号変換回
路51によって符号化し、3ビツトのデジタル出力を得
ている。この符号変換回路51には多くの場合第2図(
a)に示す読取シ専用メモIJOL(JM)型符号器が
使用されておシ、その符号は第2図(b)に示す2進(
Binary)コードである。
第2図(a)で140〜147は選択入力端子、152
〜154はデジタル出力端子である。ところでこのBi
naryコードを用いた符号変換回路51は2重に選択
されると全く異なったコードが出力される欠点がある。
〜154はデジタル出力端子である。ところでこのBi
naryコードを用いた符号変換回路51は2重に選択
されると全く異なったコードが出力される欠点がある。
たとえば第1図において比較器33が基準値とアナログ
入力電圧Vsとを比較した結果、その差が小さくて比較
器の出力が完全に反転できずに、出力が101と111
の中間レベル1X1になると、位置検出回路50のゲー
) 4査、43゜44の入力が中間レベルとなる。この
とき比較器32の出力は完全に101となっているため
ゲート42の出力は101である。
入力電圧Vsとを比較した結果、その差が小さくて比較
器の出力が完全に反転できずに、出力が101と111
の中間レベル1X1になると、位置検出回路50のゲー
) 4査、43゜44の入力が中間レベルとなる。この
とき比較器32の出力は完全に101となっているため
ゲート42の出力は101である。
また、比較器34から比較器37の出力はすべて111
であるため、ゲート42およびゲート43の出力は先の
比較器33の出力レベル= X IKよって決定される
ことになる。このときゲート43の正転入力端子の入力
閾値VTが低目に、ゲート44の反転入力端子の入力閾
値VTが高目になっていると同じ入力レベル1X1に対
してゲート43の正転入力に対しては111のレベルと
なシ、ゲート44の反転入力に対しては1010レベル
となるため、ゲート43およびゲート44の出力は共に
1となって符号変換回路51の選択入力端子143およ
び144とが同時に選択され、選択入力端子143が変
換するBinary :l−ド011と選択入力端子1
44が変換するBinary :2−ド100とが事な
シ合って符号変換回路51の出力端子には000という
全く異なったBinaryコードが現われる。この現象
はA/D変換器にとって致命的な欠陥である。すなわち
、正常ならば011→100と変化すべきコード変化が
011→000→100と変化することによfi A/
D変換器の単調性が損表われるためである。従って、こ
のような事態を防止するためには、比較器の出力がいか
なる場合にも中間レベルにならないようにする必要が6
4)、そのためには比較器の精度および利得を上げる必
要がある。
であるため、ゲート42およびゲート43の出力は先の
比較器33の出力レベル= X IKよって決定される
ことになる。このときゲート43の正転入力端子の入力
閾値VTが低目に、ゲート44の反転入力端子の入力閾
値VTが高目になっていると同じ入力レベル1X1に対
してゲート43の正転入力に対しては111のレベルと
なシ、ゲート44の反転入力に対しては1010レベル
となるため、ゲート43およびゲート44の出力は共に
1となって符号変換回路51の選択入力端子143およ
び144とが同時に選択され、選択入力端子143が変
換するBinary :l−ド011と選択入力端子1
44が変換するBinary :2−ド100とが事な
シ合って符号変換回路51の出力端子には000という
全く異なったBinaryコードが現われる。この現象
はA/D変換器にとって致命的な欠陥である。すなわち
、正常ならば011→100と変化すべきコード変化が
011→000→100と変化することによfi A/
D変換器の単調性が損表われるためである。従って、こ
のような事態を防止するためには、比較器の出力がいか
なる場合にも中間レベルにならないようにする必要が6
4)、そのためには比較器の精度および利得を上げる必
要がある。
ところが、この並列比較型A/D変換器は先に述べたよ
うにA/D変換器の有するビット数をへとすると2N個
の比較器を必要とし、ビット数へを増して変換精度を上
げるに従って数多くの比較器を必要とする。これらの数
多くの比較器が高い比較精度および高い利得を必要とす
ることは、必然的に回路が複雑しかも大規模とな〕、こ
のような並列比較型A/D変換器をモノリシック集積回
路化する場合に設計は容易ではなく、しかもチップ面積
が増大するという欠点があり九〇本発明の目的は、符号
変換回路の2重選択による異常コードの出力が変換コー
ドの構成方法に起因することに着目し、数多く使用しな
ければならない比較器に高い比較精度および高い利得を
必要とせず、構成も簡単で、しかもMOB )ランジス
タ構造のみで構成されたモノリシック集積回路化に適し
た並列比較型A/D変換器を提供することにある。
うにA/D変換器の有するビット数をへとすると2N個
の比較器を必要とし、ビット数へを増して変換精度を上
げるに従って数多くの比較器を必要とする。これらの数
多くの比較器が高い比較精度および高い利得を必要とす
ることは、必然的に回路が複雑しかも大規模とな〕、こ
のような並列比較型A/D変換器をモノリシック集積回
路化する場合に設計は容易ではなく、しかもチップ面積
が増大するという欠点があり九〇本発明の目的は、符号
変換回路の2重選択による異常コードの出力が変換コー
ドの構成方法に起因することに着目し、数多く使用しな
ければならない比較器に高い比較精度および高い利得を
必要とせず、構成も簡単で、しかもMOB )ランジス
タ構造のみで構成されたモノリシック集積回路化に適し
た並列比較型A/D変換器を提供することにある。
本発明による並列比較型A/D変換器は基準電圧vRと
接地電位GND間に2N個直列に接続された電圧分圧器
と該電圧分圧器のそれぞれの接続点からの出力を基準値
とする2N個の比較器とこれら比較器の出力を受ける位
置検出論理回路と該位置検出論理回路の出力を受ける第
1の符号変換回路と該第1の符号変換回路の出力をさら
に符号変換する第2の符号変換回路とで構成され、前記
第・1の符号変換回路がグレイ(Gray)コードで構
成されることを特徴とする。前記orayコードは、B
inaryのコード変化が第2図(b)のように001
−010あるいは011→100のように複数のビット
で値が変化するのに対し、第4図(b″)のように必ず
1つのビットでしか値が変化しまいように構成されたこ
とを特徴とするコードである。
接地電位GND間に2N個直列に接続された電圧分圧器
と該電圧分圧器のそれぞれの接続点からの出力を基準値
とする2N個の比較器とこれら比較器の出力を受ける位
置検出論理回路と該位置検出論理回路の出力を受ける第
1の符号変換回路と該第1の符号変換回路の出力をさら
に符号変換する第2の符号変換回路とで構成され、前記
第・1の符号変換回路がグレイ(Gray)コードで構
成されることを特徴とする。前記orayコードは、B
inaryのコード変化が第2図(b)のように001
−010あるいは011→100のように複数のビット
で値が変化するのに対し、第4図(b″)のように必ず
1つのビットでしか値が変化しまいように構成されたこ
とを特徴とするコードである。
以下図面に従って本発明の詳細について説明する。
第3図は本発明によるA/D変換器の構成の一例で、へ
=3の場合である。ここでへはA/D変換器の有するビ
ット数である。同図中10は電圧分圧器で複数の抵抗1
2〜19で構成され、それらの抵抗間の接続点はそれぞ
れ出力20〜27を形成する。また、電圧分圧器10は
基準電圧Vnと接地電位GND間に接続されている。さ
らに電圧分圧器10の複数の出力20〜27は複、数の
比較器30〜37の比較基準入力端子にそれぞれ接続さ
れている。50は位置検出論理回路で複数のはシックゲ
ート40〜47で構成され、位置検出回路50の出力は
第1の符号変換回路151に接続され第1の符号変換回
路の出力はデジタル出力252〜254を持つ第2の符
号変換回路251に接続されている。以下第3図に従っ
て動作を説明する。まず、アナログ入力電圧Vsが異な
った比較基準を持つ複数の比較器30〜37に同時に印
加される。するとアナログ入力電圧Vsが比較基準よシ
大きい比較器の出力は低レベル、すなわち”05となシ
、逆にアナログ入力電圧VSが比較基準よシ小さい比較
器の出力は高レベル、すなわち111となる。従って、
複数の比較器30〜37はアナログ入力電圧VSの値に
よってその出力がI□Iになる比較器と111になる比
較器に分けられる。そこで位置検出論理回路50は、出
力がI□lになっている比較器と@1”となっている比
較器の境界を検出し、ロジックゲート40〜47のうち
境界の位置に対応したゲートの出力を111とする。こ
の位置検出論理回路50の出力を第1の符号変換回路1
51で符号化し3ビツトのデジタル信号を得ている。と
ころで、この第1の符号変換回路151には第4図(a
)に示す読取シ専用メモ!j (R(JflJ)型符号
器が使用でき、その符号が第4図(b)に示すGray
コードで構成されている。従って第1の符号変換器15
1の出力がGrayコードであるため第2の符号変換回
路251で通常のBinaryコードに再変換すること
によシアナログ入力電圧Vsのアナ四グーデジタル変換
出力を得ている。このように、本発明の特徴は位置検出
回路50の出力をBinaryコードを用いた符号変換
回路で直接Binaryコードのデジタル変換出力に変
換するのではなく、位置゛検出回路50の出力をGra
yコードを用いた第1の符号変換回路で動産Grayコ
ードのデジタル信号に変換し、このデジタル信号を第2
の符号変換回路で再び変換しBinaryコードのデジ
タル変換出力を得ていることにあシ、この特徴は符号変
換回路151の選択入力端子が2重に選択され2つのコ
ードが同時に選択されたときに大きな効果をもたらす。
=3の場合である。ここでへはA/D変換器の有するビ
ット数である。同図中10は電圧分圧器で複数の抵抗1
2〜19で構成され、それらの抵抗間の接続点はそれぞ
れ出力20〜27を形成する。また、電圧分圧器10は
基準電圧Vnと接地電位GND間に接続されている。さ
らに電圧分圧器10の複数の出力20〜27は複、数の
比較器30〜37の比較基準入力端子にそれぞれ接続さ
れている。50は位置検出論理回路で複数のはシックゲ
ート40〜47で構成され、位置検出回路50の出力は
第1の符号変換回路151に接続され第1の符号変換回
路の出力はデジタル出力252〜254を持つ第2の符
号変換回路251に接続されている。以下第3図に従っ
て動作を説明する。まず、アナログ入力電圧Vsが異な
った比較基準を持つ複数の比較器30〜37に同時に印
加される。するとアナログ入力電圧Vsが比較基準よシ
大きい比較器の出力は低レベル、すなわち”05となシ
、逆にアナログ入力電圧VSが比較基準よシ小さい比較
器の出力は高レベル、すなわち111となる。従って、
複数の比較器30〜37はアナログ入力電圧VSの値に
よってその出力がI□Iになる比較器と111になる比
較器に分けられる。そこで位置検出論理回路50は、出
力がI□lになっている比較器と@1”となっている比
較器の境界を検出し、ロジックゲート40〜47のうち
境界の位置に対応したゲートの出力を111とする。こ
の位置検出論理回路50の出力を第1の符号変換回路1
51で符号化し3ビツトのデジタル信号を得ている。と
ころで、この第1の符号変換回路151には第4図(a
)に示す読取シ専用メモ!j (R(JflJ)型符号
器が使用でき、その符号が第4図(b)に示すGray
コードで構成されている。従って第1の符号変換器15
1の出力がGrayコードであるため第2の符号変換回
路251で通常のBinaryコードに再変換すること
によシアナログ入力電圧Vsのアナ四グーデジタル変換
出力を得ている。このように、本発明の特徴は位置検出
回路50の出力をBinaryコードを用いた符号変換
回路で直接Binaryコードのデジタル変換出力に変
換するのではなく、位置゛検出回路50の出力をGra
yコードを用いた第1の符号変換回路で動産Grayコ
ードのデジタル信号に変換し、このデジタル信号を第2
の符号変換回路で再び変換しBinaryコードのデジ
タル変換出力を得ていることにあシ、この特徴は符号変
換回路151の選択入力端子が2重に選択され2つのコ
ードが同時に選択されたときに大きな効果をもたらす。
たとえば第3図において比較器33が基準値とアナログ
入力電圧Vsとを比較した結果、その差が小さくて比較
器の出力が完全に反転できずに、出力が101と111
の中間レベル1X1 になると、位置検出回路50のゲ
ート42.43.44の入力の1つがそれぞれ中間レベ
ルとなる。このとき比較器32の出力は完全に101と
なっているため、ゲート41の出力は101である。ま
た、比較器34から比較器37の出力はすべて11”で
あるため、ゲート43およびゲート44の出力は先の比
較器32の出力レベル1X1によって決定されることに
なる。このときゲート43の正転入力端子の入力閾値V
TPが低めに、ゲート44の反転入力端子の入力閾値V
TNが高めになっていると、同じ入力レベル@X″ に
対してゲート43の正転入力に対しては111のレベル
となシ、ゲート440反転入力に対しては逆に101の
レベルとなるため、ゲート43およびゲート44の出力
は共に111となって第1の符号変換回路151の選択
入力端子143および144が同時に選択され、選択入
力端子143が変換するGrayコード010と選択入
力端子144が変換するGrayコード110とが重な
シ合ってしまうことになる。ところが、Grayコード
はコード食化に際して常に1つのビットしか変化しない
構成となっているために、隣り合った2つのコードが重
なると常に下位のコードが出力され、他のコードに鉱な
らない。従って、前記の場合のようにGrayコード0
10とGrayコード110とが重なってもGray
コード010となj) Binaryコードの時のよう
に異常なコードが出力されることはない。
入力電圧Vsとを比較した結果、その差が小さくて比較
器の出力が完全に反転できずに、出力が101と111
の中間レベル1X1 になると、位置検出回路50のゲ
ート42.43.44の入力の1つがそれぞれ中間レベ
ルとなる。このとき比較器32の出力は完全に101と
なっているため、ゲート41の出力は101である。ま
た、比較器34から比較器37の出力はすべて11”で
あるため、ゲート43およびゲート44の出力は先の比
較器32の出力レベル1X1によって決定されることに
なる。このときゲート43の正転入力端子の入力閾値V
TPが低めに、ゲート44の反転入力端子の入力閾値V
TNが高めになっていると、同じ入力レベル@X″ に
対してゲート43の正転入力に対しては111のレベル
となシ、ゲート440反転入力に対しては逆に101の
レベルとなるため、ゲート43およびゲート44の出力
は共に111となって第1の符号変換回路151の選択
入力端子143および144が同時に選択され、選択入
力端子143が変換するGrayコード010と選択入
力端子144が変換するGrayコード110とが重な
シ合ってしまうことになる。ところが、Grayコード
はコード食化に際して常に1つのビットしか変化しない
構成となっているために、隣り合った2つのコードが重
なると常に下位のコードが出力され、他のコードに鉱な
らない。従って、前記の場合のようにGrayコード0
10とGrayコード110とが重なってもGray
コード010となj) Binaryコードの時のよう
に異常なコードが出力されることはない。
またGrayコードをHinayコードに変換する第2
の符号変換器には第5図に示すEXORゲートだけで構
成された符号変換回路を用いることができる0 以上説明してきたように、本発明は従来のHi−ary
コード出力型の並列比較型上ノリシックアナログーデジ
タル変換器のようなHinaryコード直接変換方式の
ように比較器の不確定出力による異常コードを発生して
A/D変換器の単調性を損なうこともなく、また比較器
の不確定出力を防止するために比較器をよシ高精度にし
、しかも高い利得を持たせるために回路を複雑で大規模
なものにする必要もなく、しかも他に特殊な回路を必要
としないため、比較的構成の簡単な、モノリシック集積
回路として構成することが容易な並列比較型A/D変換
器を提供でき、本発明のもたらす効果は非常に大きい。
の符号変換器には第5図に示すEXORゲートだけで構
成された符号変換回路を用いることができる0 以上説明してきたように、本発明は従来のHi−ary
コード出力型の並列比較型上ノリシックアナログーデジ
タル変換器のようなHinaryコード直接変換方式の
ように比較器の不確定出力による異常コードを発生して
A/D変換器の単調性を損なうこともなく、また比較器
の不確定出力を防止するために比較器をよシ高精度にし
、しかも高い利得を持たせるために回路を複雑で大規模
なものにする必要もなく、しかも他に特殊な回路を必要
としないため、比較的構成の簡単な、モノリシック集積
回路として構成することが容易な並列比較型A/D変換
器を提供でき、本発明のもたらす効果は非常に大きい。
第1図は従来の並列比較方式の構成を示すブロック線図
、第2図はHinayyコードによる読取シ専用メモリ
型符号変換回路の一例、第3図は本発明によシ並列比較
方式の構成を示すブロック線図、第4図はGrayコー
ドによる読取シ専用メモリ型符号変換回路の一例、第4
図はGrayコードをH1nalyコードに変換する符
号変換回路の一例である。第5図は符号変換回路の例を
示す図であるOなお、同図中において、10・・・・・
・電圧分圧器、12〜19・・・・・・抵抗、30〜3
7・・・・・・比較器、50・・・・・・位置検出論理
回路、51・・・・・・符号変換回路、151・・・・
・・第1の符号変換回路、252・・・・・・第2の符
号変換回路。 竿 1 図 第 2 図 (0) 154 153 152 第 ′3 凶 裕4図 −け。 /り4− 廖 15Z #15区 り2
、第2図はHinayyコードによる読取シ専用メモリ
型符号変換回路の一例、第3図は本発明によシ並列比較
方式の構成を示すブロック線図、第4図はGrayコー
ドによる読取シ専用メモリ型符号変換回路の一例、第4
図はGrayコードをH1nalyコードに変換する符
号変換回路の一例である。第5図は符号変換回路の例を
示す図であるOなお、同図中において、10・・・・・
・電圧分圧器、12〜19・・・・・・抵抗、30〜3
7・・・・・・比較器、50・・・・・・位置検出論理
回路、51・・・・・・符号変換回路、151・・・・
・・第1の符号変換回路、252・・・・・・第2の符
号変換回路。 竿 1 図 第 2 図 (0) 154 153 152 第 ′3 凶 裕4図 −け。 /り4− 廖 15Z #15区 り2
Claims (1)
- 【特許請求の範囲】 (1) アナ四グ入力信号の入力手段と、基準電圧と
接地電位間に複数の直列に接続された電圧分圧器のそれ
ぞれの接続点からの出力を基準値とする複数の比較器と
該比較器の出力を受ける亀1の符号変換回路と該第1の
符号変換回路の出力を受けてさらに符号変換を行なう第
2の符号変換i路とで構成され、前記第2の符号変換回
路の出力をデジタル出力とすることを特徴とする並列比
軟型モノリシックアナログ−デジタル変換器。 (2)第1の符号変換回路が2N個の入力信号をNビッ
トのグレイコードに変換するように構成され、しかも第
2の符号変換回路がNビットのグレイコードをNビット
の2進コードに変換するように構成されていることを特
徴とする特許請求の範囲第(1)項記載のアナ四グーデ
ジタル変換器。 (8)第1の符号変換回路が読取シ専用メモリ型符号鮨
で構成され、しかも第2の符号変換回路が複数のエクス
クル−シブオアゲートで構成されていることを特徴とす
る特許請求範囲第(1)項もしくは第2項に記載のアナ
四グーデジタル変換器。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56171146A JPS5871726A (ja) | 1981-10-26 | 1981-10-26 | アナログ−デジタル変換器 |
US06/435,965 US4644322A (en) | 1981-10-26 | 1982-10-22 | Analog-to-digital converter |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56171146A JPS5871726A (ja) | 1981-10-26 | 1981-10-26 | アナログ−デジタル変換器 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5871726A true JPS5871726A (ja) | 1983-04-28 |
JPH0222570B2 JPH0222570B2 (ja) | 1990-05-21 |
Family
ID=15917832
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP56171146A Granted JPS5871726A (ja) | 1981-10-26 | 1981-10-26 | アナログ−デジタル変換器 |
Country Status (2)
Country | Link |
---|---|
US (1) | US4644322A (ja) |
JP (1) | JPS5871726A (ja) |
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