JPS5866343A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、特に、０ムＤ　（ｃｏｍｐｕｔｅｒム１ｄ＠
４Ｄ＠ｓｉｇｎ　）又はＤム（Ｄｅｓｉｇｎ　Ａｕｔｏ
ｍａｔｉｏｎ　）等の設計技術によりレイアウト設計か
なされ友大規模集槓回路装置ｘｔ＜以下、ＬＢ工と称す
る場合が６る）に好適な半導体装置に関するものである
。

この種のレイアウト設計は、多品！ｌ１ＬｓＩの設計、
設計期間の短偉、設計工数の削減及び設計品質の同上と
いう観点から特に電子計算機を用いて行なわれているが
、このために、半導体ウエノ＼上に予め仮想的な座ｍｔ
決め、所定の座標位ｉ１１に相互配耐層、スルーホール
、コンタクトホール、各回路素子等音形成する設計自動
化の手法が導入埒れてｂる。この仮想座標のピッチ全本
明細書では特に［システム配縁ピンチ」と称し、また半
導体ウェハに設けた多数のユニットセル内を走る配疎の
ピンチｔ「セル配縁ピンチ」と称する。

木兄＃りＩ、ｆ等は、ＤＡ設計の一手法として、０Ｍ０
８ＬＳＩにおいて半導体ウェハ（半導体ペレット）のユ
ニットセル用回路素子形成領域内に、仮想座標に沿って
、縦横に、又は一方何に延在する多層部は単層４８と、
さらに、ユニットセル相互間に、仮想座標に沿って、縦
横に延在する多層導愈と１ｒ設け、一つの論理回路慎舵
を与えるためのユニットセル内およびユニットセル関の
相互配線層、スルホールおよびコンタクトホールの選択
によって行なう方法全検討した。

しかしながら、このような場合、ユニットセルｔ＃ｌ成
する回路嵩子の半導体領域に対するコンタクトホールと
、それに隣接する配線用導線との間の間隔の製造技術上
の制約からセル配線ピッチか制限される。一方、Ｄム設
計では、システム配線ピッチｔセル配線ピッチに一致妊
ぜる必要があることから、この制限に従って、システム
配線ピッチも必然的に制約逼れ、結果的に、システム配
線ピッチは、セル配線ピッチに制限されることとなる。

このために、半導体ウェハ上に設置することが可能な相
互配線数（チャンネル数）か制約されるとｂう問題があ
る。

例えば、ユニットセルとして、半導体ウェハ中の一半導
体領域中にＰチャンネルＭＯ８Ｆ］ＩｉＴ＠を形成し、
他の半導体領域中にｙチャンネルＭＯ８ＦＩＴ＃ｔ−形
成ｊルＣｔ！：に！−）テＯＭ　ＯＢ１１位＠１１回路
ｔ−ｎｉ成する場合、直列接続される互いに導チャンネ
ルの異なる一対の？ＩＣＴ　（ＣＭＯ８ＩＦＪｌｃＴ）
のゲート電砺配耐は、ＰチャンネルＭＯＢ１／ＩＴ群が
形成場れるその半導体領域と、ＭチャンネルＭＯ８］［
Ｔ群か形成されるその半導体領域との両者を横切って延
在するように配設されるが、このゲート電極配４ｉｉ！
は、それらの間に設けられるソース又はドレイン領域上
の各コンタクトホールから一定の間隔音直すて設ける必
Ｊ＆があるために、ゲートｗ極配線相互間のセル配線ピ
ンチは、小δくできな−と込う制約がある。ところか他
方では、近時の微細加工技術の進歩によって、ユニット
セル関を相互接続するシステム配縁のシステム配線ピッ
チはかなり小さくなり、セル配線ピッチよりも小石くす
ることが可能である。しかしながら、設計自動化を遂行
するためには、システム配線ピッチｔセル配−ビンテに
−ｔδぜておく必要かめる。この結果、システム配線ピ
ンチをやむｔ止ず太き（しなければ表らな込ので、セル
サイズをはじめチップサイズか大きくなり、ユニットセ
ル聞の配置チャンネル部のチャンネル数が減少すること
になる。。

従って、本発明の主目的は、配−ピッチ及びセルサイズ
を小石＜シて高密度、高集積度の半導体集積回路装置（
以下、ＩＯと称する場合がある）會得ることにある。

本発明の他の目的は、ＤＡ設計に適した相互配録を有す
る牛導体集゛積回路装置を得ることくある。

本発明のさらに他の目的は、Ｄム設計に適したＯ　Ｍ　
Ｏ８ｆｆｉｌの半導体集積回路装置を得ることＫある。

本発明の一実施形［ＩＫよれば、ＣＭＯ１３工Ｏにおい
てユニットセル内のゲート電極配ａｔコンタクトホール
付近で屈曲せしめることにより、セル周辺部でのゲート
電極配線群のピッチを小嘔〈シて最小のシステム配−ビ
ツチに合せるようにして−る。

以下に述べる実施例においては、シリコン半導体チップ
中に形ＷｉＣ嘔れたＭＯ８ν１丁のゲート電極を構成す
るポリシリコン層（Ｐ８）と、ポリシリコン層の上に層
間絶縁層を介して設けられた１層目のアルミニウム層（
ムｔ１）と、この１層目のアルキニウムｆ−ムＬ１の上
に第２０層間絶縁層を介して般社られた２層目のアルキ
ニウム層の３層配Ｉｌｔ使用する。

第１薗に示されるように、半導体チップ２に形成される
一つのシステムとしての論理回路は、中規模の論理機能
をもつ論理ブロックｌから構成される。代表的なものの
みを図示したが、各論理ブロック間は、仮想座ＩＮＫ沿
って多層配線のＡＡ２（２層目のＡ４配縁）、ムＺｌ（
１層目のＡｔ配線）等を介して互いに接続されて込て、
全体として１つの大規模な論Ｂ１１ｆａ能を有するシス
テムを構成して−る。論理ブロック１自体は、第２図に
示すようＫＲＮの電源端子３及び４間に多数設けられた
ユニットセル５の各列からなっており、各ユニットセル
の列関又鉱行関はポリシリコン配＠ｐ８及びムｔｌで接
続筋れ、ま７を例えば１一つの列全飛び越えた配線はム
ｔ２で行なわれて込る。ユニットセルＳはガえば、Ｍｏ
１ｔ、　ａｐｔ、ムＮＤ％ＮムＭＤ、アリジブフロップ
等の論ｉ１回路の如く、小規模の単位−１１機能を有す
るセルからなっている。

こうしたＬＳＩを作成するに当っては、ＣＡＤにより電
子計算機を用いて各種設計が行なうことができる。これ
全達成するために、特に配置配一般計又はレイアウト設
計におかて、第３図に示すように＃Ｐ１ｆ体ウェハ又は
チップ上にＸＹ方方何予め規則的な格子状座標を仮想的
に設け、所定の座標位置に相互配置ｌが位置し、その格
子点に相互接ｋｌ用のスルーホール又はコンタクトホー
ルがくるようにプログラミングが行なわれる。丁なわち
、上記したムＬ１は横方向に、ム４２はＰ８関にて共に
縦方向にお−て、夫々等間隔の仮想座標上に存在するよ
うに配置され、全体として規則的な！−！座標を形成し
てｉる。禦３図では、各ユニットセル５の領域を斜線で
示したが、ＩＩＩＩするセル関【太線のようにムシ２−
ムｚ１−ｒｓによって接続する場合もある。なお、ムｔ
２上にＦｉＩＩ！Ｋａ層目のムを配置Ａｔ３ｆ設けるこ
とができるが、このムｔ３も含めた各層のムを配線やＰ
Ｂｌｉ！纏は、段差を減らして配線の捩切れを防ぐため
に、互いに重なり合わな、Ｎ１％ように他の配置の閾に
位置ゼしめられてｂる。

第３−に示したように、各配線は予め決められた規定の
座標のピッチ、即ち論理配線ピッチに沿う如くに設けら
れるが、本例で重要なことは、この論理配線ピッチを可
能な＠９小名くし、かつ最小の＠珈配−ピツチに対して
ユニットセル５内のポリシリコン配＠ｐｇ又はゲート電
極配置Ｉｌ１群のピッチを一致嘔ぜるようにして−るこ
とである。これｔ第４図〜第８−について詳細に説明す
る。

第４図〜第６−には、ユニットセル５【構成する０Ｍ０
Ｂ論理回路が木場れている。この０Ｍ０８によれば、Ｍ
ｆｌｉシリコン基板６に、厚いシリコン毅化＠＃Ｃより
てＪｌｌｌれたＰチャンネルＭＯＢνＩＩＴ＠’ＩとＭ
ｆ−Ｖｙ４ｋＭＯＢ１１ＮＴ＠８と＄Ｗｋけられ、これ
ら両ν墓τＩＩＫ亘って共通の各ポリシリコンゲート電
極Ｐ８１．　　Ｐｇ雪、Ｐ８易、Ｐ８４、で Ｐ８ｓが並行してセル周辺部にまで延びて−て、両ｍｓ
にて端子ム、Ｂ、Ｏ％Ｄ％ｍ、ム′、Ｂ′、Ｃ′、Ｄ′
、ｙａｌ　を夫々形成して−る。ｃｃＭ＊４＆なＣとは
、これらＯ８Ｓ子が菖３−でボした綾すシリコン配＠ｐ
ｓと同一のピッチを以って配置されていることである。

このピッチは第４！ｇｌの横方向にお＾て１．３．５．
７．９と奇数番号で示されるシステム配線ピッチに対応
して−る。この対応をとるために本例では、ゲート電極
Ｐ８．〜Ｐ日ｓの形状に述べる独得の工夫がなされて−
る、各ゲート電極全マスクとしてイオン注入法又は拡散
法で形成され几？１丁７９１の各Ｐ１瀧領域９と１鳳！
８側の各Ｎ　ＷＩ領域１Ｇとに対し、適宜位置にてムを
配置１１１％　１２．１３．１４．１５かオー電ツクコ
ンタクトで接するコンタクトホール１６．１７．１８．
１９．２０．２１，２２．２３．２４．２５が夫膚形成
されている。ここで注目すべきことは、各コンタクトホ
ール１６〜１９．２２〜２５社、夫々横方向に並置され
ていて各コンタクトホール閲をゲート電極が走るという
形態ではなく、各コンタクトホールを第４図の如く一定
の規則性を以って上下に配してお９、必ｌ！に応じて所
定のコンタクトホール付近でほぼ４５°の角度に屈−さ
ゼていることである。

このように、必要な箇所でゲート電極を屈曲嘔ゼるξと
によって、各コンタ２トホール、ガえばホール１７．２
０．１８’を横方向Ｋｊ装置した場合に比べて、−示の
如く上下に交互に配して相互の間隔管より狭めても各ホ
ールと所定の距離を保持しつつゲート電極Ｐ８４　、Ｐ
８ｉ　　ｔＷｋ叶ることかできる・つまり、＃ＩＥ７図
に）の如くコンタクトホール１７．２０１横に並べた場
合のホール間の間隔りは、同１！！３９１）のように本
例に従ってコンタクトホール１７．２０を上下斜め方何
に配すると、よプ小さな間隔Ｄ′に縮小することができ
る。例えば、Ｄか約ｌＯμｍであるの［、Ｄ’７約８ｐ
ｍとすることかできる。このようなコンタクトホールと
ゲート電極との位置関係を各所に適宜形成することによ
って、全体としてコンタクトホール関（ヒＬ−ｓテはゲ
ート電極間）の間隔ｔｍ小しながら、各ゲート電極の両
端に存在する端子ム〜Ｅ、ム′〜Ｅ′を目的とするシス
テム配線ピッチに一敦する座標上に位置せしめることが
できるのである。

なお、ゲート端子ムとり、Ｂ’と嶌′は、ムを配＋１６
１１１〜１５と同様、１層目のムを配線２６．２７によ
って互込に接続されてｂる。これらセル内部の１層目の
Ａｔ配線は所望の単位論理機能に従って各種のパターン
に予め設定できるが、Ｌ８工全体の設計上はこの１層目
のＡｔ配脳は第３（２）のシステム配線ピッチ（第４図
では縦方同に表示し几偶数番号の座標）に従って配置さ
れる。ｈｔ配線１１は、Ｐ　型領域９に隣接して形成さ
れたＮ＋型領領域２８ｔ介して基板６にｔ源電圧ｖＤＤ
ｔ供給するための電源ラインである。ま窺ムを配線１２
は、Ｎ　型領域ｌＯに隣接した状態でＰ−型ウェル２９
内に３箇所形成されたＰ　型領域３０を介してウェル２
９に電圧ｖ６’８Ｗｆ”供給するためのラインである。

第４図のＸ−Ｘ＠に沿う断面會示す第５図、第４図のＹ
−Ｙｌ！に沿う断面を示す第６図において、３１はフィ
ールドＳ１０！膜、３２はゲート酸化膜、３３はリンシ
リケートガラス膜である。図示省略したが、リンシリケ
ートガラス膜は層間絶縁膜として更に１層目のムを配耐
上、２層目のＡＡ配紐上にも被着され、また３層目のＡ
４＆Ｊ上にはシラン膜かパツシベーシヨン膜として被ゼ
られる。

第４図のように各配置を胞子ことによって、各領域９ｔ
ソース又はドレイン領域とするＰチャンネ＋ＭＯ８１Ｆ
Ｉｅ？Ｑ＞　、Ｑｓ　、Ｑｓ　％　Ｑｔ　、Ｑａが構成
され、かつ各領域１０Ｑソース又はドレイン＠竣とする
ｙチャンネｈＭＯＢ’ｔＥＴＱｓ％　Ｑａ、Ｑｓ　、Ｑ
ａ、’；Ｌｓ・が構成され、これらのνＲＴが第８図の
ように＠線されて１つの排他的論理和（ｆｆ１Ｘｃ１ｕ
８１Ｖ６０Ｒ）　ｋＪＨＥしている。このＥｘａ　−１
’ｕ　Ｂ　ｉマｅ　ＯＲにおいて、複数のＦＩＴテが回
路的に並列に接続されている箇所では第４図のコンタク
トホールは上下に交互に存在する必襞炉ありいこのため
には各領域９．１０はそのようにコンタクトホーｋｆ形
敢し得るに充分な長延（チャンネル幅）を有してｂるこ
とが望ましり。ｔた、複数のＦＩＴが直列に、接続され
てｂる箇所ではコンタクトホールは必ずしも必要としな
いが、それらのＦＩＴが並゛列に使用できる場合も考慮
して上記と同様に上下にコンタクトホールを形成できる
チャンネル幅管確保しておくのがよい。なお、第４図で
は、各ＩＰｍＴ部の夫々にｙｃτか５１ｃ子ずつ設け−
るようにした返、素手数音増加さぜたａ場合には同様の
構造を同図６横方向に並置すればよい。

以上の説明から明らかなように、本実施ガでは、セル内
配線としてのポリシリコンゲート電極全必要なコンタク
トホール付近で屈曲ゼしめることＫより、そ。ピッチヶ
小さく、てヤヤ配＠ｅｙｆｋ゛、これによって電小６シ
ステム配線ピッチを得ることができるから、０ＡＤＫ：
よるレイアウト設計時にシステム配線ピッチ及びセぶサ
イズを共に小石くできる。この結果、ユニットセルの密
度を増大さぞ得ると共に、ユニットセル間の配線チャン
ネル部における配置チャンネル数を大幅に増加させるこ
とが可能であり、ひいてはチップサイズ自体を著しく縮
小できることになる。

次に、第９図及び第１０図について本発明の他の実施例
を述べる。

ここでは、上述した実施例とは違って、マスタスライス
方式で各ユニットセル間を接続するようにしている。卸
ち、第９図のように、１つの半導体チップ２内″には、
論唾機能Ｆｉ有していないが全く同じ構造から表るユニ
ットセル５か多数行、多数列ｔなして設けられている。

各ユニットセル間テハ、多数ノ各ｈｔｆＩ！、Ｈｈｔｌ
−ｚｔ適切に組合せることＫよって相互間の接続を行な
い、また各ユニットセル内でも、ムを配線によって０Ｍ
Ｏ８１Ｐ’ｌＴの２つの１１テ”群の形成領域間の接続
全行ない、菅用者の要求に応じてＤム設計により種々の
論理機能システムｉ構成できるようになっている。

ユニ７）−にル５内でＵ、第１０図［示すセルパターン
か形成されていて、ＣＭｏｌｌｉｌＦＩＩＴの２つのＩ
ＦＩＴ群の各素子形成領域上を貫通して延びるポリシリ
コンゲート電極Ｐ８１〜ＰＢ４のうちＰａ、、ｐｓｌ、
　　ｐｓ、＃ｉ上述のコンタクトホールｔＭｅ取丁べき
一所（第１０図では十印で各所に示した）の必要位置で
屈−ぜしめられた状態で、システム配線ピッチと一致嘔
ゼた間隔の端子ム〜Ｄ％Ａ′〜Ｄ′へ導びかれている。

なお、このマスタスライス方式では、Ａｔ配線１１，１
２によって各ゲート電極−まで共通にして論理ゲート金
構成する場合があるので、配Ｊｉｌｔ％１２の爽に内１
ｉ１にコンタクトホールを別に形成できるスペースを全
体として上下対称的に設け、これを論理の必要に応じて
使用できるように横取しておく、まｔ、基板電位管与え
るＮ　型領域２Ｂ、ウェル電位業与えるＰ　型領域３０
は夫々、Ｐ　型領域９．Ｎ　　Ｗ！領域１０から離間嘔
ゼて配置している。

この実施例においても、各ゲート電極ｔコンタクトホー
ル付近で屈曲させることによって各端子相互間のピッチ
を論理配線ピッチに一致させるよう小さくすることがで
きる。しかも、マスタスライス方式であるから、同じユ
ニットセルパターンを多数用意し、必要に応じて所望の
論理機能を得るための配線やその設計変梃が可能であり
、ユーザーの要求に迅速に対応できる。

以上、本発明を例示したか、上述の実施例は本発明の技
術的思想に基いて更に変形が可能である。

例えは、ポリシリコンゲート電極の上述した荊−角度や
形状は上記のものに限ることなく、種々変更することが
できる。またゲート電極はポリシリコン以外の例えばＭ
Ｏ８１，−ポリシリコンからなるメタルゲート、シリサ
イドゲート、ムｔゲート等でも差支オな一〇なシ、上述
のユニットセル構造はＥｘｃｌｕｓｉｖｅ　Ｎ　ＯＲＫ
″適用てよいし、他の釉々の論理回路にも勿論適用でき
る。

本発明は、上述した如く、竜ル内配線ピッチを律則して
ｂるゲート電極を適宜コンタクトホール付近て屈曲ゼし
めて、そのピッチを手筋〈テると共にシステム配線ピッ
チに合わぞるようにしているので、最小のシステム配線
ピッチとこれに対応した小石なサイズのセルとｔ−実現
でき、配線チャンネル数を大幅に増加さぞ、全体として
のチップサイズを低減賂ぜることが可能となる。

【図面の簡単な説明】

ａｌｌ薗は本発明の実施ｉＰ１に−示すものであって、
第１１！！Ｉは＃Ｉ　１　（Ｄ＊施例による半導体チッ
プの綾略平面園、第２ｗＪは七の論理ブロックの１つの
概略平面図、第３＠ｌは論理配耐ピッチを示す座ｍｔ−
説明するための緒略図、第４図は論理ブロックを構成す
るユニットセル（ＯＭＯＢ論理回路）の拡大平面図、第
５図は第４図のＸ−Ｘ＠Ｉ／Ｃ沿う縦断面図、第６図は
第４図のＹ−Ｙｉｉに沿う縦断面図、第７図はコンタク
トホールとゲート電極との位置関係を比較して示す壁部
拡大平面図、第８図は第４因のユ＝ットセル’ｉｓ成す
るｚＸ６１ｕａｉｖｅ　ＯＲの等価回路図、第９図は他
の実施例による半導体チップの概略平面図、第１θ図は
七のユニットセルの拡大平面図である。 なお、図面に用いられている符号において、１は論理ブ
ロック、５はユニットセル、７はＰチャンネルＭＯ日Ｆ
ＩＴ部、８はＮチャンネｋＭＯＢＦＩＴ部、９はＰ　型
領域、１０はＮ　型領域、１１〜１５はムを配線、１６
〜２５はコンタクトホール、２８はＮ　型給電領埴、３
０はＰ！ｌＩｌ給電領域、ＡｔＩは１層目のＡｔ配紐、
ムｔ２は２層目のムを配−１ｐｓ及びＰ帽〜ＦＢ、はポ
リシリコンゲート電極、Ａ〜２及びム′〜Ｅ′は端子で
ある。 代理人　弁理士　薄　１）利　幸 第　　１１図 ／ ／ 第　　２　　図 第　　３　　図 第　　４　　図 第　　７　図 （Ａ）　　　　　　　　　　　　　　　　（７５）第　
　８　　図 Ｖ１１′δ 第　　９　　図 −Ｚ−／　　ａ　　／２　　ｄ４　６ｒ（７／１頁の続
き ０発　明　者　笠井良太 武蔵野市緑町３丁目９番１１号日 本電信電話公社武蔵野電気通信 研究所内 ■出　願　人　日本電信電話公社

Claims (1)

【特許請求の範囲】
1. １、半導体基板上に所定のピッチを以って縦横に延在す
   る相互配線層によってエニン）セル間ｔ−接続して成る
   半導体集積回路装置において、前記半導体基板に形成さ
   れた多数のユニット七ルク各セルの回路素子形成半導体
   領域上を１その牛導体領域管横切って延在する配線群か
   設けられ、これらの配線が、それど隣接するコンタクト
   ホール付近で屈曲せしめられた状態で各ユニットセルの
   周辺部にまで延びており、この周辺Ｓにおける前記配線
   群のピッチが前記相互配縁のピッチに一致せしめられて
   いることｔ％徴とする装置。