JPS6115347A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS6115347A JPS6115347A JP13593384A JP13593384A JPS6115347A JP S6115347 A JPS6115347 A JP S6115347A JP 13593384 A JP13593384 A JP 13593384A JP 13593384 A JP13593384 A JP 13593384A JP S6115347 A JPS6115347 A JP S6115347A
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- JP
- Japan
- Prior art keywords
- block
- wiring
- input
- functional block
- special
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（弁明の技術分野〕
本発明は、予め設計された論理セルを配列して構成され
る半導体集積回路装置に関する。
る半導体集積回路装置に関する。
半導体論理集積回路の構成法として、マスタースライス
方式、スタンダードセル方式等が知られている。これら
の方式では、論理ゲート、ノリツブフロップなどを論理
セルとして予め設計登録しておく。メーカーは顧客の要
求に応じて論理セルを配置配線して所望の論理回路を構
成する。
方式、スタンダードセル方式等が知られている。これら
の方式では、論理ゲート、ノリツブフロップなどを論理
セルとして予め設計登録しておく。メーカーは顧客の要
求に応じて論理セルを配置配線して所望の論理回路を構
成する。
最近では、素子密度や回路性能を高め、またヂップザイ
ズの縮小による低コス１〜化を図るため、論理セルアレ
イを配列した機能ブロックの他に特殊ブロックを取入れ
た設計が行われる。その様な従来例では、複数の論理セ
ルアレイが配列された部分が機能ブロックを構成してい
る。この機能ブロックとは別にチップの端に特殊ブロッ
クが設けられている。チップ周辺には入出力セルがある
。
ズの縮小による低コス１〜化を図るため、論理セルアレ
イを配列した機能ブロックの他に特殊ブロックを取入れ
た設計が行われる。その様な従来例では、複数の論理セ
ルアレイが配列された部分が機能ブロックを構成してい
る。この機能ブロックとは別にチップの端に特殊ブロッ
クが設けられている。チップ周辺には入出力セルがある
。
特殊ブーツクは、通常の論理セルを用いては設計が困難
であるか又は高性能が得られず、設計に当り、人間の高
度な最適化を必要とする回路プロツりである。その例と
して、ＲＡＭ（ＲａｎｄｏｍＡｃｃｅｓｓ ｔｖｌｅ
ｍｏｒｙ）、ＲＯＭ（Ｒｅａｄ ０ｎｌｙ ｔｖｌ
ｅｍｏｒｙ＞、ＰＬＡ（ｐｒｏｇｒ、ａｍｍａｂｌｏｅ
Ａ（’Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ａ
ｒｒａｙ）、ＡＬＵ（、Ａ、ｒｉｔｈｍｅｔｉｃ Ｌ
ｏｇｉｃ １Ｊｎｉｔ）などがある。
であるか又は高性能が得られず、設計に当り、人間の高
度な最適化を必要とする回路プロツりである。その例と
して、ＲＡＭ（ＲａｎｄｏｍＡｃｃｅｓｓ ｔｖｌｅ
ｍｏｒｙ）、ＲＯＭ（Ｒｅａｄ ０ｎｌｙ ｔｖｌ
ｅｍｏｒｙ＞、ＰＬＡ（ｐｒｏｇｒ、ａｍｍａｂｌｏｅ
Ａ（’Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ａ
ｒｒａｙ）、ＡＬＵ（、Ａ、ｒｉｔｈｍｅｔｉｃ Ｌ
ｏｇｉｃ １Ｊｎｉｔ）などがある。
この様な特殊ブロックを配置すると、チップ周辺に配置
された入出力セルと・機能ブロックとの配線が困難にな
る。即ち、機能ブロックと入出力セルフを迂回して設計
されており、配線が混雑する。
された入出力セルと・機能ブロックとの配線が困難にな
る。即ち、機能ブロックと入出力セルフを迂回して設計
されており、配線が混雑する。
また信号配線が長くなる結果、遅延時間が増大し回路性
能の劣化を招く。
能の劣化を招く。
本発明は上記した点に鑑みなされたもので、特殊ブロッ
クを含む半導体集積回路において、配線長の短縮と配線
の混雑緩和を図り、ひいては回路の性能向上を図ること
を目的とする。
クを含む半導体集積回路において、配線長の短縮と配線
の混雑緩和を図り、ひいては回路の性能向上を図ること
を目的とする。
本発明は、機能ブロックの論理セルアレイに直交する方
向の側部に特殊ブロックを配置する構造として、特殊ブ
ロックの上部を、瀕能ブロックと入出力セルの間の信号
配線領域として利用することを特徴とする。これは例え
ば、特殊ブロックの設計において予め通過配線を設けて
おき、これを機能ブロックと入出力セルの接続に使うよ
うにすればよい二 〔発明の効果〕 本発明によれば、集積回路内部の機能ブロックと入出力
セルの間の配線が短縮され、また配線の混雑が緩和され
、更に配線長が短縮される結果回路性能も向上する。
向の側部に特殊ブロックを配置する構造として、特殊ブ
ロックの上部を、瀕能ブロックと入出力セルの間の信号
配線領域として利用することを特徴とする。これは例え
ば、特殊ブロックの設計において予め通過配線を設けて
おき、これを機能ブロックと入出力セルの接続に使うよ
うにすればよい二 〔発明の効果〕 本発明によれば、集積回路内部の機能ブロックと入出力
セルの間の配線が短縮され、また配線の混雑が緩和され
、更に配線長が短縮される結果回路性能も向上する。
第１図は本発明の一実施例の構成を示す。半導体基板に
、論理セルアレイ１１ 、 １２ 、・・・、１八から
なる機能ブロック２と、その側部に特殊ブロック３が配
置され、これらを囲んでチップ周辺に入出力セル４が形
成されている。従来例と異なる点は、特殊ブロック３、
ここではＲＡＭ （カスタムＩＣ）の上を横切って配設
される通過配線５を、低能ブロック２と入出力セル４間
の接続配線の一部として用いていることである。６は特
殊ブロック３の動作試験に用いられる補助のセルアレイ
であり、これは用途によっては必ずしも必要でない。
、論理セルアレイ１１ 、 １２ 、・・・、１八から
なる機能ブロック２と、その側部に特殊ブロック３が配
置され、これらを囲んでチップ周辺に入出力セル４が形
成されている。従来例と異なる点は、特殊ブロック３、
ここではＲＡＭ （カスタムＩＣ）の上を横切って配設
される通過配線５を、低能ブロック２と入出力セル４間
の接続配線の一部として用いていることである。６は特
殊ブロック３の動作試験に用いられる補助のセルアレイ
であり、これは用途によっては必ずしも必要でない。
この実施例では、機能ブロック２の領域において第１層
金属配線を縦方向（論理セルアレイの長手方向）配線、
第２層金属配線を横方向配線として用い、特殊ブロック
３上の通過配線５を第２層金属配線とする。これにより
、特殊ブロック３上に設計の段階で所定数の第２層金属
配線を設けてあけば、機能ブロック２と入出力セル４の
接続は、ＣＡＤプログラムの中で統一的な取扱いにより
容易に実現することができる。
金属配線を縦方向（論理セルアレイの長手方向）配線、
第２層金属配線を横方向配線として用い、特殊ブロック
３上の通過配線５を第２層金属配線とする。これにより
、特殊ブロック３上に設計の段階で所定数の第２層金属
配線を設けてあけば、機能ブロック２と入出力セル４の
接続は、ＣＡＤプログラムの中で統一的な取扱いにより
容易に実現することができる。
入出力回路は第２図（ａ）に示す入力バッファ。
（ｂ）に示す出力バッファ、（Ｃ）に示す３ステ＝１〜
出力ハッファ、（ｄ）に示す双方向バッファなどを用い
ることができる。（ｅ）は（Ｃ）。
出力ハッファ、（ｄ）に示す双方向バッファなどを用い
ることができる。（ｅ）は（Ｃ）。
（ｄ）でＡ、Ｅ、Ｐ、Ｎ端子で示したブロックの回路図
である。
である。
第２層金属配線の静電容量をシミュレーションした結果
、論理セルアレイ間の配線領域７上では、０、 １４
ｐＦ、’ｙｕｎ、論理セルアレイ１１．１’２゜−，１
Ｎ上では０．１６１） Ｆｙ’ｍｍ、特殊ブロック３上
では下層配線が混雑して０． ２１ ｐＦｙ′ｍｍであ
った。このように、特殊ブロック３上に通過配線５を設
けることに伴う、通過配線５の附随容量による信号遅延
を避ける様本例では設定されている。即ち、入力回路の
ドラーｒバーは全て入出力セル４に形成し、出力回路に
おいては論理セルを用いてドライバーを各々形成し、特
殊ブロック３を通過する前に出力信号線がドライバーを
経由する様にしたことである。即ち、第２図において破
線で囲んだ中はチップ周辺の入出力セル４内で形成され
、他は特殊ブロン９３通過前に論理セルを組合わせて形
成される。第１図はこの様なルールで設計されている。
、論理セルアレイ間の配線領域７上では、０、 １４
ｐＦ、’ｙｕｎ、論理セルアレイ１１．１’２゜−，１
Ｎ上では０．１６１） Ｆｙ’ｍｍ、特殊ブロック３上
では下層配線が混雑して０． ２１ ｐＦｙ′ｍｍであ
った。このように、特殊ブロック３上に通過配線５を設
けることに伴う、通過配線５の附随容量による信号遅延
を避ける様本例では設定されている。即ち、入力回路の
ドラーｒバーは全て入出力セル４に形成し、出力回路に
おいては論理セルを用いてドライバーを各々形成し、特
殊ブロック３を通過する前に出力信号線がドライバーを
経由する様にしたことである。即ち、第２図において破
線で囲んだ中はチップ周辺の入出力セル４内で形成され
、他は特殊ブロン９３通過前に論理セルを組合わせて形
成される。第１図はこの様なルールで設計されている。
特殊ブロック３上に予め設ける通過前ｌ３ｉｌ数は、機
能ブロック２ど入出力セル４のスムーズな接続のために
次のように決めるのが好ましい。
能ブロック２ど入出力セル４のスムーズな接続のために
次のように決めるのが好ましい。
入出力セルと、機能ブロック２との配線は、入カハッフ
ァ、出力バッファのどき一つの入出力セル当り１本、３
ステー１−出力バッファでは２本、双方向バッファでは
３本である。そこで特殊ブロック３の縦方向の長さしに
対応する入出力セル４の故をｎどじ、特殊ブロック３上
の横方向通過配線数丁を、 ｎ≦Ｔ≦３ｎ を満たすように選ぶ。このような範囲に選べば、特殊ブ
ロック３上の横方向通過配線５を機能ブロック２と入出
力セル４の接続に利用するに当たって大幅な過不足を生
じることはない。
ァ、出力バッファのどき一つの入出力セル当り１本、３
ステー１−出力バッファでは２本、双方向バッファでは
３本である。そこで特殊ブロック３の縦方向の長さしに
対応する入出力セル４の故をｎどじ、特殊ブロック３上
の横方向通過配線数丁を、 ｎ≦Ｔ≦３ｎ を満たすように選ぶ。このような範囲に選べば、特殊ブ
ロック３上の横方向通過配線５を機能ブロック２と入出
力セル４の接続に利用するに当たって大幅な過不足を生
じることはない。
以上のように本発明によれば、特殊ブロックを持つ半導
体論理集積回路の配線の短縮、混雑緩和が図られ、また
その結果として回路性能の向上が図られる。
体論理集積回路の配線の短縮、混雑緩和が図られ、また
その結果として回路性能の向上が図られる。
第１図は本発明の一実施例の半導体集積回路構成を示す
図、第２図（ａ）〜（ｅ）はその入出力、セルの構成例
を示す図である。 １２．１２．・・・、１Ｎ・・・論理セルアレイ、２・
・・機能ブロック、３・・・特殊フロック、４・・・入
出力セル、５・・・通過配線、６・・・補助セルアレイ
。 出願人代理人 弁理士 鈴江弐店 第１図 第２図
図、第２図（ａ）〜（ｅ）はその入出力、セルの構成例
を示す図である。 １２．１２．・・・、１Ｎ・・・論理セルアレイ、２・
・・機能ブロック、３・・・特殊フロック、４・・・入
出力セル、５・・・通過配線、６・・・補助セルアレイ
。 出願人代理人 弁理士 鈴江弐店 第１図 第２図
Claims (2)
- （１）半導体基板に、予め設計された複数の論理セルか
らなる論理セルアレイを複数列配列して構成される機能
ブロックと、この機能ブロックより高度の機能を持つ特
殊ブロックとを集積してなる半導体集積回路装置におい
て、前記特殊ブロックを前記機能ブロックの論理セルア
レイに直交する方向の側部に配置し、且つ前記機能ブロ
ックと入出力セルの接続配線の一部として前記特殊ブロ
ック上を横切る通過配線を用いたことを特徴とする半導
体集積回路装置。 - （２）出力信号線である通過配線が特殊ブロックを横切
る前にドライバーが配置されてなることを特徴とする特
許請求の範囲第１項記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13593384A JPS6115347A (ja) | 1984-06-30 | 1984-06-30 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13593384A JPS6115347A (ja) | 1984-06-30 | 1984-06-30 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6115347A true JPS6115347A (ja) | 1986-01-23 |
Family
ID=15163236
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13593384A Pending JPS6115347A (ja) | 1984-06-30 | 1984-06-30 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6115347A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5866343A (ja) * | 1981-10-16 | 1983-04-20 | Hitachi Ltd | 半導体集積回路装置 |
| JPS5887644A (ja) * | 1981-11-06 | 1983-05-25 | テキサス・インスツルメンツ・インコ−ポレイテツド | プログラム可能なデジタル情報処理システム |
-
1984
- 1984-06-30 JP JP13593384A patent/JPS6115347A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5866343A (ja) * | 1981-10-16 | 1983-04-20 | Hitachi Ltd | 半導体集積回路装置 |
| JPS5887644A (ja) * | 1981-11-06 | 1983-05-25 | テキサス・インスツルメンツ・インコ−ポレイテツド | プログラム可能なデジタル情報処理システム |
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