JPH02266563A - ゲートアレイの基本セル - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 この発明は、マスク・スライス方式を適用して製造され
るゲートアレイの基本セルに関する。

〔従来技術〕

従来のゲートアレイとしては、例えば第４図に示すごと
きものがある（例えば、特開昭５７−１００７４６号に
記載）。

ゲートアレイＩＣとは、第４図に示すごとく、一つの半
導体チップ１中に複数のトランジスタや抵抗から成る基
本セル４を予め大量に形成したゲートアレイを作製して
おき、必要品種に応じて配線マスクを作製し、これを用
いてトランジスタや抵抗間を接続する加工を施して所望
の動作をするｒＣを完成させるものである。

基本セル４は一方向に規則正しく基本セル列として複数
列数べられており、基本セル列間は配線領域としている
。

第５図は、従来の基本セルの構成を示す平面図である。

第５図において、５および６はポリシリコンのゲート電
極、７ＰはＰ形拡散領域、７ＮはＤ形拡散領域、８はＰ
形つェル領域であり、Ｐ工とＰ２の２個のｐ形トランジ
スタおよびＮ１とＮ２の２個のｎ形トランジスタがそれ
ぞれ形成されている。また、９１．９１’〜９６．９６
’はそれぞれソースまたはトレインのコンタクトである
。

第６図は上記の基本セルの等価回路図であり。

第５図と同符号は同一物を示す。

第６図から判るように、上記の基本セルは、４つのトラ
ンジスタで構成され、各コンタクトをアルミ配線で接続
することにより、所望の回路を形成することが出来る様
になっている。

上記のごとき基本セルにおいては、汎用性を高めるため
に、あらゆる回路構成に対応することが出来る様にする
ため、そのトランジスタパターンとして、ゲート電極５
．６およびソース・ドレイン領域がストレートな形状を
採用しており、コンタクト９・１〜９６の配設位置に自
由度をもたせている。

そのため、基本セルの幅Ｗ□は、少なくともコンタクト
３個とゲート電極２本が形成出来る寸法で制限されるこ
とになる。

第７図は、上記のごとき基本セルを複数個使用して構成
したマクロセルのロジック回路の一例を示す図であり、
第８図は第７図のロジック回路を実現したマクロセルの
パターン図である。

上記のロジック回路は、２つの基本セルを用いて楕成し
、各コンタクトをアルミ配線１０で結線することによっ
て構成されている。

なお、基本セルの各トランジスタ（ＰＬ、Ｐ２、Ｎ１、
Ｎ２）の幅は、高速動作を確保するため、成る程度広く
設計されており（例えば、設計における寸法規定の２μ
ルールでは、Ｗ／Ｌ＝４０μ／２μ程度）、マクロセル
内の配線スペースは充分な余裕が設けられている。

〔発明が解決しようとする課題〕

上記のように、従来の基本セルにおいては、基本セルの
幅Ｗ、すなわち基本セル列の並び方向の寸法（ゲート電
極の長さ方向と直角の方向）が。

少なくともコンタクト３個とゲート電極２本が形成出来
るだけの寸法ルールによって制限される構成となってい
たため、基本セルのサイズを小型化することが困難であ
り、そのためゲートアレイＩＣのチップサイズの小型化
や高集積化およびコストダウンが困難である、という問
題、−気があった。

本発明は、上記のごとき従来技術の問題を解決するため
になされたものであり、ゲートアレイＩＣのチップサイ
ズの小型化や高集積化が可能であり、かつそれによって
コストダウンも可能なケートアレイの基本セルを提供す
ることを目的とする。

〔課題を解決するための手段〕

上記の目的を達成するため、本発明においては、特許請
求の範囲に記載するように構成している。

すなわち、本発明は、ゲート電極を屈曲して凸部を設け
、それぞれのソース・ドレインのコンタクトをゲート電
極の長さ方向（基本セルの幅方向と直角方向）に配列す
るように構成することにより、基本セルの幅Ｗを従来よ
りもコンタクト２個の形成寸法骨だけ縮めることが出来
るようにしたものである。

〔実施例〕

第１図は、本発明の一実施例の平面図であり、第２図は
その等価回路である。

第１図において、７ｐはＰ形拡散領域、７Ｎはｎ形拡散
領域、８はＰ形つェル領域である。また。

５１および６１はポリシリコンのゲート電極であり、１
０１〜１０８はそれぞれソース又はドレインのコンタク
トである。

ゲート電極５１および６１は、図示のごとく。

直線状ではなく、途中が屈曲して各々２個の凸部を有し
た形状をしている。そしてゲート電極６１の凸部はゲー
ト電極５１の凸部の内側に一部が入る位置に形成されて
いる。

また、上記の各ゲート電極の凸部の内側および外側には
ソース領域またはドレイン領域が設けられ、それらのコ
ンタクト１０１〜１０８が形成されている。そしてゲー
ト電極５１の凸部の内側にはコンタクト１０３と１０７
が、外側にはコンタクト１０１．１０２．１０５および
１０６が形成され５それらはゲート電極の長さ方向に配
列されている。また、ゲート電極６１の凸部には、その
内側にのみコンタクト１０４および１０８が形成されて
いる。

また、ゲート電極５］−の一部がフィールド酸化膜」二
に出ているため、この基本セルにおいては、ｐ形トラン
ジスタがＰ□０、Ｐ１□およびＰ２□の３個、ｎ形トラ
ンジスタがＮ、ｉ、Ｎ工２およびＮ２□の３個と合計６
個のトランジスタが形成されており１等価回路は第２図
に示すようになる。第２図において、破線で示した部分
を接続すれば、Ｐ形ｌ−ランジスタＰ１□とＰＩ３とが
並列接続、ｎ形トランジスタＮ工、とＮ１□とが並列接
続され、前記第６図に示した従来の等価回路と同一にな
る。

なお、製造技術等、その他の点は従来と同様である。

次に作用を説明する。

第１図に示すごとく、本実施例においては、ゲート電極
５１と６１を屈曲させて、ソースおよびドレインのコン
タクトの配設位置を、ゲート電極の長さ方向（基本セル
の長さ方向）に配列するように形成している。このため
、基本セルの幅Ｗ２は、ゲート電極５１および６１の幅
と、コンタクト１個分の寸法およびソース・トレイン幅
のみで決まるため、従来に比べてコンタクト領域２個分
だけ短縮することが出来、大幅に小型化することが可能
となる。例えば、３μルールの場合であれば、従来３３
μ程度必要であった幅が本実施例によれば２３μとなり
、３０％小型化することが出来る。

なお、トランジスタサイズは従来と同等に保つことが出
来るので、ＩＣの動作スピードの低下等の悪影響が生じ
るおそれはない。

第３図は、第１図の基本セルを用いて前記第７図のロジ
ック回路を実現したマクロセルのパターン例を示す図で
ある。

第３図から判るように、本実施例においては。

汎用性も損なわれることがない。

なお１本実施例においては、前記第２図の等価回路で示
したように、ゲート電極５１で形成されているトランジ
スタが従来より１組多いため、マクロセル作成時に独立
して利用することも出来る。

そのためゲート使用率の向上を図ることも出来るという
利点がある。

〔発明の効果〕

以上説明してきたように、この発明によれば、ゲート電
極を屈曲させて、ソースおよびドレインのコンタクトの
配設位置を基本セルの長さ方向に配列するように構成し
たことにより、従来に比へ店番セルの幅を大幅に縮小す
ることが可能となり、そのためゲートアレイＩＣの大幅
な小型化と高集積化が容易に実現出来る、という優れた
効果が得られる。

【図面の簡単な説明】

第１図は本発明の一実施例の平面図、第２図は第１図の
等価回路図、第３図は第１図の基本セルを用いて構成し
たマクロセルの一実施例の平面図、第４図は従来のゲー
トアレイＩＣの一例の平面図、第５図は従来の基本セル
の一例の平面図、第６図は第５図の等価回路図、第７図
は基本セルで構成するロジック回路の一例図、第８図は
第７図のロジック回路を構成したマクロセルの一例の平
面図である。 〈符号の説明〉 ７Ｐ・・・Ｐ形拡散領域 ７Ｎ・・・ｎ形拡散領域 ８・・・Ｐ形つェル領域 １０・・・アルミ配線 ５１．６１・・・ポリシリコンのゲート電極ｉｏ１〜１
０８・・・ソースまたはドレインのコンタクト

Claims (1)

【特許請求の範囲】
1. 第１のゲート電極と第２のゲート電極とが平行に配設さ
   れ、ソース或いはドレインを共有する複数のトランジス
   タが形成されたｐ形トランジスタ領域と、トランジスタ
   の極性以外は上記ｐ形トランジスタ領域と同じ構成のｎ
   形トランジスタ領域とを備えたゲートアレイの基本セル
   において、該第１および第２のゲート電極の一部を平面
   上で屈曲させて凸部を形成し、かつ上記第２のゲート電
   極の凸部は上記第１のゲート電極の凸部の内側に一部が
   入る位置に形成し、また、上記第１のゲート電極の凸部
   の内側および外側にソースまたはドレインのコンタクト
   領域を設けることによって該複数のコンタクト領域をゲ
   ート電極の長さ方向に配列し、かつ上記第２のゲート電
   極の凸部の内側にソースまたはドレインのコンタクト領
   域を設けたことを特徴とするゲートアレイの基本セル。