JP2580301B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置に関し、特に、マスタ
スライス方式を採用する半導体集積回路装置に適用して
有効な技術に関するものである。
スライス方式を採用する半導体集積回路装置に適用して
有効な技術に関するものである。
マスタスライス方式を採用する半導体集積回路装置は
行列状に規則的に配列されたベーシックセル（基本セ
ル）内及びベーシックセル間を複数層の配線で結線して
いる。この種のマスタスライス方式を採用する半導体集
積回路装置は結線パターンを変更するだけで種々の論理
回路を構成することができる。つまり、マスタスライス
方式を採用する半導体集積回路装置は短期間内に多品種
のものを開発することができる特徴がある。
行列状に規則的に配列されたベーシックセル（基本セ
ル）内及びベーシックセル間を複数層の配線で結線して
いる。この種のマスタスライス方式を採用する半導体集
積回路装置は結線パターンを変更するだけで種々の論理
回路を構成することができる。つまり、マスタスライス
方式を採用する半導体集積回路装置は短期間内に多品種
のものを開発することができる特徴がある。
前記マスタスライス方式を採用する半導体集積回路装
置に施す結線はコンピュータを使用した自動配置配線シ
ステム（DA:Ｄesign Ａutomation）で形成されている。
自動配置配線システムでは以下の処理がなされている。
置に施す結線はコンピュータを使用した自動配置配線シ
ステム（DA:Ｄesign Ａutomation）で形成されている。
自動配置配線システムでは以下の処理がなされている。
まず、設計された論理回路図に基づき、この論理回路
情報を自動配置配線システムに入力する。
情報を自動配置配線システムに入力する。
次に、自動配置配線システムはベースデータに記憶さ
れているベーシックセルパターンを仮想的に表現された
半導体集積回路装置（ベースチップ）上に配置する。そ
して、前記論理回路情報に基づき、前記ベーシックセル
パターンに沿って論理機能パターンを配置する。この論
理機能パターンの配置は自動配置配線システムにより自
動的に行われている。
れているベーシックセルパターンを仮想的に表現された
半導体集積回路装置（ベースチップ）上に配置する。そ
して、前記論理回路情報に基づき、前記ベーシックセル
パターンに沿って論理機能パターンを配置する。この論
理機能パターンの配置は自動配置配線システムにより自
動的に行われている。
次に、自動配置配線システムは、各々の論理機能パタ
ーン間を自動的に結線し、論理回路を完成させる。
ーン間を自動的に結線し、論理回路を完成させる。
次に、自動配置配線システムで完成された論理回路の
情報は、この自動配置配線システムにおいてデザインル
ールに基づきマスク作成用データに変換される。
情報は、この自動配置配線システムにおいてデザインル
ールに基づきマスク作成用データに変換される。
この後、マスク作成用データに基づき、描画装置で結
線用マスクを形成する。そして、この結線用マスクを使
用し、デバイスプロセスを施すことにより所定の論理機
能を有する半導体集積回路装置が完成する。
線用マスクを形成する。そして、この結線用マスクを使
用し、デバイスプロセスを施すことにより所定の論理機
能を有する半導体集積回路装置が完成する。
このように形成されるマスタスライス方式を採用する
半導体集積回路装置は高集積化に伴うゲート数の増大に
よりベーシックセルアレイ内での電流密度が増大する傾
向にある。このため、マスタスライス方式を採用する半
導体集積回路装置はベーシックセルアレイの外周に電源
配線を延在させると共にベーシックセル内に補助用電源
配線を延在させている。この種の技術については例えば
特開昭（61−002342）号公報に記載されている。前記補
助用電源配線は、電流密度を緩和してマイグレーション
の影響を低減することができるので、半導体集積回路装
置の電気的信頼性を向上することができる特徴がある。
半導体集積回路装置は高集積化に伴うゲート数の増大に
よりベーシックセルアレイ内での電流密度が増大する傾
向にある。このため、マスタスライス方式を採用する半
導体集積回路装置はベーシックセルアレイの外周に電源
配線を延在させると共にベーシックセル内に補助用電源
配線を延在させている。この種の技術については例えば
特開昭（61−002342）号公報に記載されている。前記補
助用電源配線は、電流密度を緩和してマイグレーション
の影響を低減することができるので、半導体集積回路装
置の電気的信頼性を向上することができる特徴がある。
前述のマスタスライス方式を採用する半導体集積回路
装置において、本発明者は次のような問題点が生じるこ
とを見出した。
装置において、本発明者は次のような問題点が生じるこ
とを見出した。
前述の補助用電源配線は自動配置配線システムのベー
スデータに固定パターンとして組込まれている。つま
り、デバイスプロセス後の完成した半導体集積回路装置
は異なる機種であっても補助用電源配線の延在する位置
が同一である。この補助用電源配線は、最っとも過大な
電流密度が生じる場合（ワーストケース）を想定し、電
源本数や電源サイズを設計している。このため、電流密
度が小さい領域においてもワーストケースで設計された
補助用電源配線が延在するので、補助用電源配線の占有
面積が増大し、論理回路の実装率が低下する。
スデータに固定パターンとして組込まれている。つま
り、デバイスプロセス後の完成した半導体集積回路装置
は異なる機種であっても補助用電源配線の延在する位置
が同一である。この補助用電源配線は、最っとも過大な
電流密度が生じる場合（ワーストケース）を想定し、電
源本数や電源サイズを設計している。このため、電流密
度が小さい領域においてもワーストケースで設計された
補助用電源配線が延在するので、補助用電源配線の占有
面積が増大し、論理回路の実装率が低下する。
そこで、本発明者が開発中のマスタスライス方式を採
用する半導体集積回路装置は公知技術ではないが以下の
技術を採用している。この技術は、電流密度に応じて補
助用電源配線の本数やサイズを変化させ、無駄な補助用
電源配線を低減して、論理回路の実装率を向上する技術
である。前記補助用電源配線の本数やサイズは自動配置
配線システムにより自動的に設定される。しかしなが
ら、前記補助用電源配線の本数やサイズが変化する毎に
デバイスプロセスにおける電源配線間の接続部分の状態
が変化する。このため、この電源配線間の接続部分にお
いて、抵抗値の増大やマイグレーションの影響が大きく
なり、最悪の場合は電源配線間の導通不良が多発すると
いう新たなる問題点が生じた。
用する半導体集積回路装置は公知技術ではないが以下の
技術を採用している。この技術は、電流密度に応じて補
助用電源配線の本数やサイズを変化させ、無駄な補助用
電源配線を低減して、論理回路の実装率を向上する技術
である。前記補助用電源配線の本数やサイズは自動配置
配線システムにより自動的に設定される。しかしなが
ら、前記補助用電源配線の本数やサイズが変化する毎に
デバイスプロセスにおける電源配線間の接続部分の状態
が変化する。このため、この電源配線間の接続部分にお
いて、抵抗値の増大やマイグレーションの影響が大きく
なり、最悪の場合は電源配線間の導通不良が多発すると
いう新たなる問題点が生じた。
本発明の目的は、マスタスライス方式を採用する半導
体集積回路装置において、電源配線間の導通不良等を低
減し、電気的信頼性を向上することが可能な技術を提供
することにある。
体集積回路装置において、電源配線間の導通不良等を低
減し、電気的信頼性を向上することが可能な技術を提供
することにある。
本発明の他の目的は、マスタスライス方式を採用する
半導体集積回路装置において、前記補助用電源配線の占
有面積を縮小し、回路の実装率を向上することが可能な
技術を提供することにある。
半導体集積回路装置において、前記補助用電源配線の占
有面積を縮小し、回路の実装率を向上することが可能な
技術を提供することにある。
本発明の他の目的は、前記目的を達成すると共に、自
動配置配線システムを使用して前記補助用電源配線を自
動的に配置し、しかも電源配線間の接続を自動的に行う
ことにより、マスタスライス方式を採用する半導体集積
回路装置の開発期間を短縮することが可能な技術を提供
することにある。
動配置配線システムを使用して前記補助用電源配線を自
動的に配置し、しかも電源配線間の接続を自動的に行う
ことにより、マスタスライス方式を採用する半導体集積
回路装置の開発期間を短縮することが可能な技術を提供
することにある。
本発明の前記ならびにその他の目的と新規な特徴は、
本明細書の記述及び添付図面によって明らかになるであ
ろう。
本明細書の記述及び添付図面によって明らかになるであ
ろう。
本願において開示される発明のうち、代表的なものの
概要を簡単に説明すれば、下記のとおりである。
概要を簡単に説明すれば、下記のとおりである。
（１）第１層目電源配線及び第３層目電源配線を列方向
に延在させ、第２層目電源配線を行方向に延在させる３
層電源配線構造のマスタスライス方式を採用する半導体
集積回路装置であって、前記第１層目電源配線、第２層
目電源配線及び第３層目電源配線が交差する領域におい
て、前記第１層目電源配線と第２層目電源配線とを接続
する第１接続孔の周囲に、前記第２層目電源配線と第３
層目電源配線とを接続する第２接続孔を配置する。
に延在させ、第２層目電源配線を行方向に延在させる３
層電源配線構造のマスタスライス方式を採用する半導体
集積回路装置であって、前記第１層目電源配線、第２層
目電源配線及び第３層目電源配線が交差する領域におい
て、前記第１層目電源配線と第２層目電源配線とを接続
する第１接続孔の周囲に、前記第２層目電源配線と第３
層目電源配線とを接続する第２接続孔を配置する。
（２）前記第２接続孔は前記第１接続孔の周囲の前記第
２層目電源配線の延在する方向には配置されない。
２層目電源配線の延在する方向には配置されない。
上述した手段（１）によれば、前記第２接続孔下に第
１接続孔が存在せず、第２接続孔が形成される領域の下
地段差形状を緩和することができるので、第２接続孔の
導通不良を低減し、半導体集積回路装置の電気的信頼性
を向上することができると共に、前記第３層目電源配線
から第２層目電源配線を通して第１層目電源配線に電流
密度を集中させずに徐々に電源を供給することができる
ので、電源配線間の接続部における抵抗値を低減し或は
マイグレーションの影響を低減することができ、半導体
集積回路装置の電気的信頼性を向上することができる。
１接続孔が存在せず、第２接続孔が形成される領域の下
地段差形状を緩和することができるので、第２接続孔の
導通不良を低減し、半導体集積回路装置の電気的信頼性
を向上することができると共に、前記第３層目電源配線
から第２層目電源配線を通して第１層目電源配線に電流
密度を集中させずに徐々に電源を供給することができる
ので、電源配線間の接続部における抵抗値を低減し或は
マイグレーションの影響を低減することができ、半導体
集積回路装置の電気的信頼性を向上することができる。
上述した手段（２）によれば、前記交差する領域にお
いて第１層目電源配線の配線間ピッチと第３層目電源配
線の配線間ピッチとの間にずれが存在する場合でも、第
１接続孔の配置位置と第２接続孔の配置位置が一致しな
いので、第２接続孔が形成される領域の下地段差形状を
緩和し、第２接続孔の導通不良を低減して半導体集積回
路装置の電気的信頼性を向上することができる。
いて第１層目電源配線の配線間ピッチと第３層目電源配
線の配線間ピッチとの間にずれが存在する場合でも、第
１接続孔の配置位置と第２接続孔の配置位置が一致しな
いので、第２接続孔が形成される領域の下地段差形状を
緩和し、第２接続孔の導通不良を低減して半導体集積回
路装置の電気的信頼性を向上することができる。
以下、本発明の構成について、敷詰方式（sea of gat
es）でマスタスライス方式を採用する半導体集積回路装
置に本発明を適用した一実施例とともに説明する。
es）でマスタスライス方式を採用する半導体集積回路装
置に本発明を適用した一実施例とともに説明する。
なお、実施例を説明するための全図において、同一機
能を有するものは同一符号を付け、その繰り返しの説明
は省略する。
能を有するものは同一符号を付け、その繰り返しの説明
は省略する。
本発明の一実施例である敷詰方式でマスタスライス方
式を採用する半導体集積回路装置の基本概略構成を第１
図（平面図）で示す。
式を採用する半導体集積回路装置の基本概略構成を第１
図（平面図）で示す。
第１図に示すように、マスタスライス方式を採用する
半導体集積回路装置１は平面が方形状のチップ（例えば
単結晶珪素基板）で構成されている。半導体集積回路装
置１は方形状の各辺に沿った周辺部分に外部端子（ボン
ディングパッド）２、入出力バッファ回路３の夫々を複
数配置している。
半導体集積回路装置１は平面が方形状のチップ（例えば
単結晶珪素基板）で構成されている。半導体集積回路装
置１は方形状の各辺に沿った周辺部分に外部端子（ボン
ディングパッド）２、入出力バッファ回路３の夫々を複
数配置している。
本実施例のマスタスライス方式を採用する半導体集積
回路装置１は３層配線構造で構成されている。したがっ
て、前記外部端子２は３層目（及び２層目）の配線形成
工程で形成される配線と同一製造工程で形成されてい
る。配線層はアルミニウム配線又はアルミニウム合金配
線で形成されている。アルミニウム合金配線はCuかCu及
びSiが添加されている。Cuは主にマイグレーションの影
響を低減する目的で添加されている。Siは主にアロイス
パイクを低減する目的で添加されている。
回路装置１は３層配線構造で構成されている。したがっ
て、前記外部端子２は３層目（及び２層目）の配線形成
工程で形成される配線と同一製造工程で形成されてい
る。配線層はアルミニウム配線又はアルミニウム合金配
線で形成されている。アルミニウム合金配線はCuかCu及
びSiが添加されている。Cuは主にマイグレーションの影
響を低減する目的で添加されている。Siは主にアロイス
パイクを低減する目的で添加されている。
入出力バッファ回路３は１つ（又は複数個）の外部端
子２に対応する位置に外部端子２よりも内側に配置され
ている。入出力バッファ回路３はその構成を詳細に示し
ていないが入力バッファ回路用セル及び出力バッファ回
路用セルで構成されている。入力バッファ回路用セル
は、例えば相補型MISFET（CMOS）で構成され、主に第１
層目の配線形成工程で形成される配線で入力バッファ回
路として結線されるようになっている。また、入力バッ
ファ回路用セルは静電気破壊防止回路を構成できるよう
に保護抵抗素子やクランプ用MISFETを配置している。出
力バッファ回路用セルは、相補型MISFET（及びバイポー
ラトランジスタ）で構成され、第１層目の配線形成工程
で形成される配線で出力バッファ回路として結線される
ようになっている。
子２に対応する位置に外部端子２よりも内側に配置され
ている。入出力バッファ回路３はその構成を詳細に示し
ていないが入力バッファ回路用セル及び出力バッファ回
路用セルで構成されている。入力バッファ回路用セル
は、例えば相補型MISFET（CMOS）で構成され、主に第１
層目の配線形成工程で形成される配線で入力バッファ回
路として結線されるようになっている。また、入力バッ
ファ回路用セルは静電気破壊防止回路を構成できるよう
に保護抵抗素子やクランプ用MISFETを配置している。出
力バッファ回路用セルは、相補型MISFET（及びバイポー
ラトランジスタ）で構成され、第１層目の配線形成工程
で形成される配線で出力バッファ回路として結線される
ようになっている。
前記入出力バッファ回路３の上部には主要電源配線20
が延在するように構成されている。主要電源配線20は電
源電圧配線（Vcc）20A及び基準電圧配線（Vss）20Bで構
成されている。電源電圧配線20Aは例えば回路の動作電
圧５［Ｖ］が印加されている。電源電圧配線20Aは例え
ば第２層目の配線形成工程で形成されている。基準電圧
配線20Bは例えば回路の接地電位０［Ｖ］が印加されて
いる。基準電圧配線20Bは例えば第２層目の配線形成工
程及び第３層目の配線形成工程で形成されている。つま
り、基準電圧配線20Bは、２層電源配線構造で構成され
ており、電源電圧配線20Aの外周にそれに沿って平行に
延在している。
が延在するように構成されている。主要電源配線20は電
源電圧配線（Vcc）20A及び基準電圧配線（Vss）20Bで構
成されている。電源電圧配線20Aは例えば回路の動作電
圧５［Ｖ］が印加されている。電源電圧配線20Aは例え
ば第２層目の配線形成工程で形成されている。基準電圧
配線20Bは例えば回路の接地電位０［Ｖ］が印加されて
いる。基準電圧配線20Bは例えば第２層目の配線形成工
程及び第３層目の配線形成工程で形成されている。つま
り、基準電圧配線20Bは、２層電源配線構造で構成され
ており、電源電圧配線20Aの外周にそれに沿って平行に
延在している。
入出力バッファ回路３で囲まれた半導体集積回路装置
１の中央部分は論理回路を形成するベーシックセルアレ
イ（論理回路部）４が設けられている。このベーシック
セルアレイ４にはベーシックセル（基本セル）５が行列
状に複数配置されている。ベーシックセル５は、固定チ
ャネル方式とは異なり、配線形成領域（配線チャネル領
域）を介在させずに行列状に密に敷詰められている。
１の中央部分は論理回路を形成するベーシックセルアレ
イ（論理回路部）４が設けられている。このベーシック
セルアレイ４にはベーシックセル（基本セル）５が行列
状に複数配置されている。ベーシックセル５は、固定チ
ャネル方式とは異なり、配線形成領域（配線チャネル領
域）を介在させずに行列状に密に敷詰められている。
前記ベーシックセル５は第２図（要部平面図）に示す
ように４個の相補型MISFET（CMOS）で構成されている。
つまり、ベーシックセル５は４つのｐチャネルMISFETQp
及び４つのｎチャネルMISFETQnで構成されている。ｐチ
ャネルMISFETQpはフィールド絶縁膜６で周囲を規定され
た領域内においてｎ型ウエル領域の主面に形成されてい
る。ｐチャネルMISFETQpは主にゲート絶縁膜、ゲート電
極７、ソース領域及びドレイン領域である一対のp+型半
導体領域８で構成されている。ｎチャネルMISFETQnはフ
ィールド絶縁膜６で周囲を規定された領域内においてｐ
型ウエル領域の主面に形成されている。ｎチャネルMISF
ETQnは主にゲート絶縁膜、ゲート電極７、ソース領域及
びドレイン領域である一対のn+型半導体領域９で構成さ
れている。
ように４個の相補型MISFET（CMOS）で構成されている。
つまり、ベーシックセル５は４つのｐチャネルMISFETQp
及び４つのｎチャネルMISFETQnで構成されている。ｐチ
ャネルMISFETQpはフィールド絶縁膜６で周囲を規定され
た領域内においてｎ型ウエル領域の主面に形成されてい
る。ｐチャネルMISFETQpは主にゲート絶縁膜、ゲート電
極７、ソース領域及びドレイン領域である一対のp+型半
導体領域８で構成されている。ｎチャネルMISFETQnはフ
ィールド絶縁膜６で周囲を規定された領域内においてｐ
型ウエル領域の主面に形成されている。ｎチャネルMISF
ETQnは主にゲート絶縁膜、ゲート電極７、ソース領域及
びドレイン領域である一対のn+型半導体領域９で構成さ
れている。
４つのｐチャネルMISFETQpは、ゲート長方向に隣接す
る夫々の一方のp+型半導体領域８を一体に構成し、夫々
を直列に接続している。同様に、４つのｎチャネルMISF
ETQnは、ゲート長方向に隣接する夫々の一方のn+型半導
体領域９を一体に構成し、夫々を直列に接続している。
このベーシックセル５は４入力NANDゲート回路を構成し
易いようになっている。また、ベーシックセル５は、前
述の４入力NANDゲート回路に限定されず、２入力NANDゲ
ート回路、３入力NANDゲート回路を構成し易いようにし
てもよい。
る夫々の一方のp+型半導体領域８を一体に構成し、夫々
を直列に接続している。同様に、４つのｎチャネルMISF
ETQnは、ゲート長方向に隣接する夫々の一方のn+型半導
体領域９を一体に構成し、夫々を直列に接続している。
このベーシックセル５は４入力NANDゲート回路を構成し
易いようになっている。また、ベーシックセル５は、前
述の４入力NANDゲート回路に限定されず、２入力NANDゲ
ート回路、３入力NANDゲート回路を構成し易いようにし
てもよい。
前記ベーシックセル５内の各素子は主に第１層目の配
線形成工程で形成される配線によって結線され、このベ
ーシックセル５は所定の論理回路又はその一部を構成す
るようになっている。また、ベーシックセル５上には第
１図及び第２図に示すように第１層目の配線形成工程で
形成される電源配線21が列方向（Ｘ方向）に延在するよ
うに構成されている。この電源配線21は電源電圧配線
（Vcc）21A及び基準電圧配線（Vss）21Bで構成されてい
る。電源電圧配線21Aはベーシックセル５のｐチャネルM
ISFETQp上に延在している。基準電圧配線21Bは、前記電
源電圧配線21Aと所定間隔だけ離隔しかつそれに対して
実質的に平行に延在し、ベーシックセル５のｎチャネル
MISFETQn上に延在させている。
線形成工程で形成される配線によって結線され、このベ
ーシックセル５は所定の論理回路又はその一部を構成す
るようになっている。また、ベーシックセル５上には第
１図及び第２図に示すように第１層目の配線形成工程で
形成される電源配線21が列方向（Ｘ方向）に延在するよ
うに構成されている。この電源配線21は電源電圧配線
（Vcc）21A及び基準電圧配線（Vss）21Bで構成されてい
る。電源電圧配線21Aはベーシックセル５のｐチャネルM
ISFETQp上に延在している。基準電圧配線21Bは、前記電
源電圧配線21Aと所定間隔だけ離隔しかつそれに対して
実質的に平行に延在し、ベーシックセル５のｎチャネル
MISFETQn上に延在させている。
前記ベーシックセル５間又はベーシックセル５で形成
された論理回路間は、第１層目、第２層目、第３層目の
夫々の配線形成工程で形成された配線（信号配線）によ
り結線されている。第１層目の配線形成工程で形成され
る配線は、論理回路として使用されない（論理回路を形
成しない）ベーシックセル５上に配置され、列方向に延
在させている。第２層目の配線形成工程で形成される配
線は行方向に延在させている。第３層目の配線形成工程
で形成される配線は前記第１層目の配線形成工程で形成
される配線と同一列方向に延在させている。各層の配線
は、コンピュータを使用する自動配置配線システムのデ
ィスプレイ上に表示される配線形成領域（Ｘ−Ｙ格子状
の配線形成領域）に規定された領域上に延在させてい
る。
された論理回路間は、第１層目、第２層目、第３層目の
夫々の配線形成工程で形成された配線（信号配線）によ
り結線されている。第１層目の配線形成工程で形成され
る配線は、論理回路として使用されない（論理回路を形
成しない）ベーシックセル５上に配置され、列方向に延
在させている。第２層目の配線形成工程で形成される配
線は行方向に延在させている。第３層目の配線形成工程
で形成される配線は前記第１層目の配線形成工程で形成
される配線と同一列方向に延在させている。各層の配線
は、コンピュータを使用する自動配置配線システムのデ
ィスプレイ上に表示される配線形成領域（Ｘ−Ｙ格子状
の配線形成領域）に規定された領域上に延在させてい
る。
第１層目の配線形成工程で形成される配線、第２層目
の配線形成工程で形成される配線の夫々は両者間に形成
された第１層間絶縁膜（図示しない）により電気的に絶
縁されている。この両者の配線間の接続はこの第１層間
絶縁膜に形成された接続孔を通して行われている。同様
に、第２層目の配線形成工程で形成される配線、第３層
目の配線形成工程で形成される配線の夫々は両者間に形
成された第２層間絶縁膜（図示しない）により電気的に
絶縁されている。この両者の配線間の接続はこの第２層
間絶縁膜に形成された接続孔を通して行われている。
の配線形成工程で形成される配線の夫々は両者間に形成
された第１層間絶縁膜（図示しない）により電気的に絶
縁されている。この両者の配線間の接続はこの第１層間
絶縁膜に形成された接続孔を通して行われている。同様
に、第２層目の配線形成工程で形成される配線、第３層
目の配線形成工程で形成される配線の夫々は両者間に形
成された第２層間絶縁膜（図示しない）により電気的に
絶縁されている。この両者の配線間の接続はこの第２層
間絶縁膜に形成された接続孔を通して行われている。
前記ベーシックセルアレイ４には第１図及び第２図に
示すように補助用電源配線22、23の夫々が延在してい
る。
示すように補助用電源配線22、23の夫々が延在してい
る。
補助用電源配線22は、第２層目の配線形成工程で形成
され、行方向（Ｙ方向）に延在させている。補助用電源
配線22は列方向に実質的に等間隔（等配線ピッチ又は等
配線中心間隔）Ｎで複数本配置されている。夫々の補助
用電源配線22は実質的に同一配線幅寸法で形成されてい
る。補助用電源配線22は、図面において詳細に示してい
ないが、主要電源配線20や電源配線21と同様に、補助用
電源電圧配線（Vcc）及び補助用基準電圧配線（Vss）を
ペアにして延在させている。補助用電源配線22のうち補
助用電源電圧配線は主要電源配線20の電源電圧配線20A
に直接々続されている。補助用電源配線22のうち補助用
基準電圧配線は主要電源配線20の第３層目の配線形成工
程で形成された基準電圧配線20Bに接続されている。
され、行方向（Ｙ方向）に延在させている。補助用電源
配線22は列方向に実質的に等間隔（等配線ピッチ又は等
配線中心間隔）Ｎで複数本配置されている。夫々の補助
用電源配線22は実質的に同一配線幅寸法で形成されてい
る。補助用電源配線22は、図面において詳細に示してい
ないが、主要電源配線20や電源配線21と同様に、補助用
電源電圧配線（Vcc）及び補助用基準電圧配線（Vss）を
ペアにして延在させている。補助用電源配線22のうち補
助用電源電圧配線は主要電源配線20の電源電圧配線20A
に直接々続されている。補助用電源配線22のうち補助用
基準電圧配線は主要電源配線20の第３層目の配線形成工
程で形成された基準電圧配線20Bに接続されている。
一方、補助用電源配線23は、第３層目の配線形成工程
で形成され、列方向（Ｘ方向）に延在させている。補助
用電源配線23は行方向に実質的に等間隔Ｍで複数本配置
されている。夫々の補助用電源配線23は実質的に同一配
線幅寸法で形成されている。補助用電源配線23は、図面
において詳細に示していないが、補助用電源電圧配線
（Vcc）及び補助用基準電圧配線（Vss）をペアにして延
在させている。補助用電源配線23のうち補助用電源電圧
配線は主要電源配線20の電源電圧配線20Aに接続されて
いる。補助用電源配線23のうち補助用基準電圧配線は主
要電源配線20の第３層目の配線形成工程で形成された基
準電圧配線20Bに直接々続されている。
で形成され、列方向（Ｘ方向）に延在させている。補助
用電源配線23は行方向に実質的に等間隔Ｍで複数本配置
されている。夫々の補助用電源配線23は実質的に同一配
線幅寸法で形成されている。補助用電源配線23は、図面
において詳細に示していないが、補助用電源電圧配線
（Vcc）及び補助用基準電圧配線（Vss）をペアにして延
在させている。補助用電源配線23のうち補助用電源電圧
配線は主要電源配線20の電源電圧配線20Aに接続されて
いる。補助用電源配線23のうち補助用基準電圧配線は主
要電源配線20の第３層目の配線形成工程で形成された基
準電圧配線20Bに直接々続されている。
前記補助用電源配線（第３層目）23は主要電源配線20
からの電源を補助用電源配線22を介在させて電源配線
（第１層目）21に分散し供給するように構成されてい
る。第４図（要部拡大平面図）に示すように、電源配線
21と補助用電源配線22との接続は前記第１層間絶縁膜に
形成された接続孔TH1を通して行われている。補助用電
源配線22と補助用電源配線23との接続は前記第２層間絶
縁膜に形成された接続孔TH2を通して行われている。し
たがって、第１図、第２図及び第４図に示すように、下
層側の電源配線21から補助用電源配線22を介して上層側
の補助用電源配線23に向って順次配線幅寸法が大きく構
成されている。例えば、下層の電源配線21は約10［μ
ｍ］の配線幅で形成されている。補助用電源配線22は約
23〜25［μｍ］の配線幅で形成されている。上層の補助
用電源配線23は約38〜39［μｍ］の配線幅で形成されて
いる。いずれの場合も電源配線の膜厚は約１〜２［μ
ｍ］である。
からの電源を補助用電源配線22を介在させて電源配線
（第１層目）21に分散し供給するように構成されてい
る。第４図（要部拡大平面図）に示すように、電源配線
21と補助用電源配線22との接続は前記第１層間絶縁膜に
形成された接続孔TH1を通して行われている。補助用電
源配線22と補助用電源配線23との接続は前記第２層間絶
縁膜に形成された接続孔TH2を通して行われている。し
たがって、第１図、第２図及び第４図に示すように、下
層側の電源配線21から補助用電源配線22を介して上層側
の補助用電源配線23に向って順次配線幅寸法が大きく構
成されている。例えば、下層の電源配線21は約10［μ
ｍ］の配線幅で形成されている。補助用電源配線22は約
23〜25［μｍ］の配線幅で形成されている。上層の補助
用電源配線23は約38〜39［μｍ］の配線幅で形成されて
いる。いずれの場合も電源配線の膜厚は約１〜２［μ
ｍ］である。
前記列方向に延在する補助用電源配線23の間隔Ｍ及び
配線本数、行方向に延在する補助用電源配線22の間隔Ｎ
及び配線本数の夫々は、使用される周波数及び配線サイ
ズを主要な要件とし、ベーシックセル５数に基づき規定
されている。第３図に一例の周波数とベーシックセル数
との関係を示す。第３図において、横軸は使用される周
波数［MHz］であり、縦軸はベーシックセル５数（行方
向に配列されたベーシックセル５の数ｍ個の列方向に配
列されたベーシックセル５の数ｎ個との積）である。曲
線Ａ、Ｂ、Ｃの夫々は補助用電源配線22の断面積と補助
用電源配線23の断面積とを加算した補助用電源配線の合
計の断面積［μm2］である。曲線Ａは例えば補助用電源
配線の合計の断面積が22〜23［μm2］である。曲線Ｂは
例えば補助用電源配線の合計の断面積が35〜36［μm2］
である。曲線Ｃは例えば補助用電源配線の合計の断面積
が61〜62［μm2］である。つまり、１個のベーシックセ
ル５に最適な電流密度は測定することができるので、使
用される周波数に応じて第３図からベーシックセル５数
とそのベーシックセル５数に必要な補助用電源配線の合
計の断面積を求めることができる。
配線本数、行方向に延在する補助用電源配線22の間隔Ｎ
及び配線本数の夫々は、使用される周波数及び配線サイ
ズを主要な要件とし、ベーシックセル５数に基づき規定
されている。第３図に一例の周波数とベーシックセル数
との関係を示す。第３図において、横軸は使用される周
波数［MHz］であり、縦軸はベーシックセル５数（行方
向に配列されたベーシックセル５の数ｍ個の列方向に配
列されたベーシックセル５の数ｎ個との積）である。曲
線Ａ、Ｂ、Ｃの夫々は補助用電源配線22の断面積と補助
用電源配線23の断面積とを加算した補助用電源配線の合
計の断面積［μm2］である。曲線Ａは例えば補助用電源
配線の合計の断面積が22〜23［μm2］である。曲線Ｂは
例えば補助用電源配線の合計の断面積が35〜36［μm2］
である。曲線Ｃは例えば補助用電源配線の合計の断面積
が61〜62［μm2］である。つまり、１個のベーシックセ
ル５に最適な電流密度は測定することができるので、使
用される周波数に応じて第３図からベーシックセル５数
とそのベーシックセル５数に必要な補助用電源配線の合
計の断面積を求めることができる。
例えば、使用される周波数を30［MHz］、補助用電源
配線の合計の断面積が22〜23［μm2］（曲線Ａ）の夫々
とする場合、最適な電流密度となるためのベーシックセ
ル５数は約1000個である。このベーシックセル５数は行
方向に配置されたベーシックセル５の数ｍ個と列方向に
配置されたベーシックセル５の数ｎ個との積であるの
で、例えば行方向に配列された10個のベーシックセル５
毎に１本の補助用電源配線23を延在させ、列方向に配列
された100個のベーシックセル５毎に１本の補助用電源
配線22を延在させる。本発明者が開発中のマスタスライ
ス方式を採用する半導体集積回路装置１は、行方向に配
列された約10〜20個のベーシックセル５毎に１本の補助
用電源配線23を延在させ、列方向に配列された約100〜2
00個のベーシックセル５毎に１本の補助用電源配線22を
延在させている。
配線の合計の断面積が22〜23［μm2］（曲線Ａ）の夫々
とする場合、最適な電流密度となるためのベーシックセ
ル５数は約1000個である。このベーシックセル５数は行
方向に配置されたベーシックセル５の数ｍ個と列方向に
配置されたベーシックセル５の数ｎ個との積であるの
で、例えば行方向に配列された10個のベーシックセル５
毎に１本の補助用電源配線23を延在させ、列方向に配列
された100個のベーシックセル５毎に１本の補助用電源
配線22を延在させる。本発明者が開発中のマスタスライ
ス方式を採用する半導体集積回路装置１は、行方向に配
列された約10〜20個のベーシックセル５毎に１本の補助
用電源配線23を延在させ、列方向に配列された約100〜2
00個のベーシックセル５毎に１本の補助用電源配線22を
延在させている。
つまり、行方向に延在する補助用電源配線22と列方向
に延在する補助用電源配線23とで区画され囲まれた領域
内に配列されたベーシックセル５数は他の区画された領
域内に配列されたベーシックセル５数と実質的に等しく
なる。また、区画された領域内の夫々の電流密度は実質
的に等しくなっている。したがって、補助用電源配線22
及び23で区画された夫々の領域はベーシックセル５数に
基づいて電流密度が最適に設定されているのでどんな論
理回路が配置されても極端な電流密度の集中が生じな
い。なお、前記区画された領域内のベーシックセル５の
使用率は、必ずしも100［％］である必要はなく、通常
は許容範囲を20［％］程度備えるので、80［％］程度が
平均である。
に延在する補助用電源配線23とで区画され囲まれた領域
内に配列されたベーシックセル５数は他の区画された領
域内に配列されたベーシックセル５数と実質的に等しく
なる。また、区画された領域内の夫々の電流密度は実質
的に等しくなっている。したがって、補助用電源配線22
及び23で区画された夫々の領域はベーシックセル５数に
基づいて電流密度が最適に設定されているのでどんな論
理回路が配置されても極端な電流密度の集中が生じな
い。なお、前記区画された領域内のベーシックセル５の
使用率は、必ずしも100［％］である必要はなく、通常
は許容範囲を20［％］程度備えるので、80［％］程度が
平均である。
このように、マスタスライス方式を採用する半導体集
積回路装置１において、ベーシックセルアレイ４に列方
向に延在しかつ行方向に実質的に等間隔Ｍで複数本配置
された補助用電源配線23及び行方向に延在しかつ列方向
に実質的に等間隔Ｎで複数本配置された補助用電源配線
22を設ける（補助用電源配線23の配置と補助用電源配線
22の配置との比をM:Nとする）。この構成により、前記
補助用電源配線23及び補助用電源配線22で区画された各
領域のベーシックセル５数を実質的に等しくし、各区画
された領域内の電流密度を等しくすることができるの
で、各区画された領域内の電流密度に応じて補助用電源
配線23、補助用電源配線22の夫々の本数やサイズを最適
化し、無駄な補助用電源配線22、23の夫々の占有面積を
縮小し、マスタスライス方式を採用する半導体集積回路
装置１の論理回路の実装率を向上することができる。
積回路装置１において、ベーシックセルアレイ４に列方
向に延在しかつ行方向に実質的に等間隔Ｍで複数本配置
された補助用電源配線23及び行方向に延在しかつ列方向
に実質的に等間隔Ｎで複数本配置された補助用電源配線
22を設ける（補助用電源配線23の配置と補助用電源配線
22の配置との比をM:Nとする）。この構成により、前記
補助用電源配線23及び補助用電源配線22で区画された各
領域のベーシックセル５数を実質的に等しくし、各区画
された領域内の電流密度を等しくすることができるの
で、各区画された領域内の電流密度に応じて補助用電源
配線23、補助用電源配線22の夫々の本数やサイズを最適
化し、無駄な補助用電源配線22、23の夫々の占有面積を
縮小し、マスタスライス方式を採用する半導体集積回路
装置１の論理回路の実装率を向上することができる。
また、前述の電源配線21（第１層目）と補助用電源配
線22（第２層目）とを接続する接続孔TH1は前記第４図
に示すように電源配線21の中心線X1と補助用電源配線22
の中心線Y2との交差部分に設けられている。接続孔TH1
はデバイスプロセス上の歩留りを向上するために複数個
設けられている。接続孔TH1は、自動配置配線システム
において、中心線X1と中心線Y2との交差点（Ｘ−Ｙ格子
点）に接続孔セルTP1の中心位置を一致させてこの接続
孔セルTP1を配置することにより形成されている。補助
用電源配線22（第２層目）と補助用電源配線23（第３層
目）とを接続する接続孔TH2は補助用電源配線23の中心
線X3と補助用電源配線22の中心線Y2との交差部分に設け
られている。接続孔TH2は接続孔TH1と同様に複数個設け
られている。接続孔TH2は、自動配置配線システムにお
いて、中心線X3と中心線Y2との交差点（Ｘ−Ｙ格子点）
に接続孔セルTP2の中心位置を一致させてこの接続孔セ
ルTP2を配置することにより形成されている。
線22（第２層目）とを接続する接続孔TH1は前記第４図
に示すように電源配線21の中心線X1と補助用電源配線22
の中心線Y2との交差部分に設けられている。接続孔TH1
はデバイスプロセス上の歩留りを向上するために複数個
設けられている。接続孔TH1は、自動配置配線システム
において、中心線X1と中心線Y2との交差点（Ｘ−Ｙ格子
点）に接続孔セルTP1の中心位置を一致させてこの接続
孔セルTP1を配置することにより形成されている。補助
用電源配線22（第２層目）と補助用電源配線23（第３層
目）とを接続する接続孔TH2は補助用電源配線23の中心
線X3と補助用電源配線22の中心線Y2との交差部分に設け
られている。接続孔TH2は接続孔TH1と同様に複数個設け
られている。接続孔TH2は、自動配置配線システムにお
いて、中心線X3と中心線Y2との交差点（Ｘ−Ｙ格子点）
に接続孔セルTP2の中心位置を一致させてこの接続孔セ
ルTP2を配置することにより形成されている。
前記接続孔TH2は、接続孔TH1の周囲に複数個配置さ
れ、この複数個の接続孔TH1の総面積に比べて大きく構
成されている。例えば、本実施例は、１個の接続孔TH
1、接続孔TH2の夫々を例えば1.0〜1.5［μm2］程度の面
積で形成しているので、１個の接続孔セルTP1に配置さ
れる９個の接続孔TH1の総面積を9.0〜13.5［μm2］で形
成し、１個の接続孔セルTP2に配置される36個の接続孔T
H2の総面積を36.0〜54.0［μm2］で形成している。前記
接続孔TH2の配置位置は接続孔TH1の配置位置とは一致さ
せず、接続孔TH2の下地段差形状が接続孔TH1の存在で大
きくならないようになっている。
れ、この複数個の接続孔TH1の総面積に比べて大きく構
成されている。例えば、本実施例は、１個の接続孔TH
1、接続孔TH2の夫々を例えば1.0〜1.5［μm2］程度の面
積で形成しているので、１個の接続孔セルTP1に配置さ
れる９個の接続孔TH1の総面積を9.0〜13.5［μm2］で形
成し、１個の接続孔セルTP2に配置される36個の接続孔T
H2の総面積を36.0〜54.0［μm2］で形成している。前記
接続孔TH2の配置位置は接続孔TH1の配置位置とは一致さ
せず、接続孔TH2の下地段差形状が接続孔TH1の存在で大
きくならないようになっている。
また、同一列方向に延在する電源配線21の配線ピッチ
と補助用電源配線23の配線ピッチ（Ｍ）とは、前者がベ
ーシックセル５毎に配置され後者が所定数のベーシック
セル５毎に配置されているので必ずしも一致しない。こ
のため、第４図に示すように、電流配線21、補助用電源
配線22及び23が交差する領域において夫々の電源配線間
を接続する場合に、接続孔TH1と接続孔TH2とが同一位置
に配置されないように、補助用電源配線22の延在する方
向（中心線Y2上）の接続孔セルTP2内には接続孔TH2を配
置していない。
と補助用電源配線23の配線ピッチ（Ｍ）とは、前者がベ
ーシックセル５毎に配置され後者が所定数のベーシック
セル５毎に配置されているので必ずしも一致しない。こ
のため、第４図に示すように、電流配線21、補助用電源
配線22及び23が交差する領域において夫々の電源配線間
を接続する場合に、接続孔TH1と接続孔TH2とが同一位置
に配置されないように、補助用電源配線22の延在する方
向（中心線Y2上）の接続孔セルTP2内には接続孔TH2を配
置していない。
このように、電源配線21及び補助用電源配線23を列方
向に延在させ、補助用電源配線22を行方向に延在させる
３層電源配線構造のマスタスライス方式を採用する半導
体集積回路装置であって、前記電源配線21、補助用電源
配線22及び補助用電源配線23が交差する領域において、
前記電源配線21と補助用電源配線22とを接続する接続孔
TH1の周囲に補助用電源配線22と補助用電源配線23とを
接続する接続孔TH2を配置する。この構成により、前記
接続孔TH2下に接続孔TH1が存在せず、接続孔TH2が形成
される領域の下地段差形状を緩和することができるの
で、接続孔TH2の導通不良を低減し、マスタスライス方
式を採用する半導体集積回路装置１の電気的信頼性を向
上することができると共に、前記補助用電源配線23から
補助用電源配線22を通して電源配線21に電流密度を集中
させずに徐々に電源を供給することができるので、電源
配線間の接続部における抵抗値を低減し或はマイグレー
ションの影響を低減することができ、マスタスライス方
式を採用する半導体集積回路装置１の電気的信頼性を向
上することができる。
向に延在させ、補助用電源配線22を行方向に延在させる
３層電源配線構造のマスタスライス方式を採用する半導
体集積回路装置であって、前記電源配線21、補助用電源
配線22及び補助用電源配線23が交差する領域において、
前記電源配線21と補助用電源配線22とを接続する接続孔
TH1の周囲に補助用電源配線22と補助用電源配線23とを
接続する接続孔TH2を配置する。この構成により、前記
接続孔TH2下に接続孔TH1が存在せず、接続孔TH2が形成
される領域の下地段差形状を緩和することができるの
で、接続孔TH2の導通不良を低減し、マスタスライス方
式を採用する半導体集積回路装置１の電気的信頼性を向
上することができると共に、前記補助用電源配線23から
補助用電源配線22を通して電源配線21に電流密度を集中
させずに徐々に電源を供給することができるので、電源
配線間の接続部における抵抗値を低減し或はマイグレー
ションの影響を低減することができ、マスタスライス方
式を採用する半導体集積回路装置１の電気的信頼性を向
上することができる。
また、前記接続孔TH2は前記接続孔TH1の周囲の前記補
助用電源配線22の延在する方向に配置しないことによ
り、前記交差する領域において電源配線21の配線間ピッ
チと補助用電源配線23の配線間ピッチとの間にずれが存
在する場合でも、接続孔TH1の配置位置と接続孔TH2の配
置位置が一致しないので、接続孔TH2が形成される領域
の下地段差形状を緩和し、接続孔TH2の導通不良を低減
してマスタスライス方式を採用する半導体集積回路装置
１の電気的信頼性を向上することができる。
助用電源配線22の延在する方向に配置しないことによ
り、前記交差する領域において電源配線21の配線間ピッ
チと補助用電源配線23の配線間ピッチとの間にずれが存
在する場合でも、接続孔TH1の配置位置と接続孔TH2の配
置位置が一致しないので、接続孔TH2が形成される領域
の下地段差形状を緩和し、接続孔TH2の導通不良を低減
してマスタスライス方式を採用する半導体集積回路装置
１の電気的信頼性を向上することができる。
次に、前述のマスタスライス方式を採用する半導体集
積回路装置１の形成方法について、第５図（プロセスフ
ロー図）を用いて簡単に説明する。
積回路装置１の形成方法について、第５図（プロセスフ
ロー図）を用いて簡単に説明する。
まず、半導体集積回路装置１に搭載する論理機能を設
計し、論理回路図を作成する〈50〉。
計し、論理回路図を作成する〈50〉。
次に、前記論理回路図に基づき、コンピュータを使用
する自動配置配線システム（DA）で論理回路の配置及び
結線を自動的に行う〈51〉。自動配置配線システムにお
いては、初めに、前記論理回路図に基づき、自動配置配
線システムで扱える結線情報（NET FILE）としてこの
結線情報を自動配置配線システムに入力する〈511〉。
する自動配置配線システム（DA）で論理回路の配置及び
結線を自動的に行う〈51〉。自動配置配線システムにお
いては、初めに、前記論理回路図に基づき、自動配置配
線システムで扱える結線情報（NET FILE）としてこの
結線情報を自動配置配線システムに入力する〈511〉。
次に、前記自動配置配線システムのベースデータ〈51
7〉に記憶された仮想的に表現される半導体集積回路装
置（ベースチップ）上に電源配線を自動的に配置する
〈512〉。前記ベースデータ〈517〉は、半導体集積回路
装置（ベースチップ）上にベーシックセルパターンが配
列された情報である。前記電源配線は補助用電源配線
（22及び23）であり、この補助用電源配線は電源配線本
数情報〈516〉に基づき配置されている。つまり、前述
のように、主に使用される周波数及び配線サイズに基づ
き、ｍ個のベーシックセル毎に列方向に延在する補助用
電源配線（23）を配置し、ｎ個のベーシックセル毎に行
方向に延在する補助用電源配線（22）を配置する。この
補助用電源配線の自動配置は、周波数及び配線サイズに
基づき、補助用電源配線で区画された領域内の電流密度
を最適に制御できるように、配線サイズや本数を自由に
変化できるようになっている。なお、電源配線として主
要電源配線（20）及び電源配線（21）はベースデータ
〈517〉に固定パターンとして記憶されている。
7〉に記憶された仮想的に表現される半導体集積回路装
置（ベースチップ）上に電源配線を自動的に配置する
〈512〉。前記ベースデータ〈517〉は、半導体集積回路
装置（ベースチップ）上にベーシックセルパターンが配
列された情報である。前記電源配線は補助用電源配線
（22及び23）であり、この補助用電源配線は電源配線本
数情報〈516〉に基づき配置されている。つまり、前述
のように、主に使用される周波数及び配線サイズに基づ
き、ｍ個のベーシックセル毎に列方向に延在する補助用
電源配線（23）を配置し、ｎ個のベーシックセル毎に行
方向に延在する補助用電源配線（22）を配置する。この
補助用電源配線の自動配置は、周波数及び配線サイズに
基づき、補助用電源配線で区画された領域内の電流密度
を最適に制御できるように、配線サイズや本数を自由に
変化できるようになっている。なお、電源配線として主
要電源配線（20）及び電源配線（21）はベースデータ
〈517〉に固定パターンとして記憶されている。
また、この電源配線の自動配置の時に、電源間接続部
情報〈519〉に基づいて、電源配線間の接続を行う。こ
の電源配線間の接続は、前述の第４図に示すように、各
電源配線の中心線の交差点（Ｘ−Ｙ格子点）に接続孔セ
ルTP1、TP2の夫々の中心位置が一致するように配置する
ことにより行われている。
情報〈519〉に基づいて、電源配線間の接続を行う。こ
の電源配線間の接続は、前述の第４図に示すように、各
電源配線の中心線の交差点（Ｘ−Ｙ格子点）に接続孔セ
ルTP1、TP2の夫々の中心位置が一致するように配置する
ことにより行われている。
次に、自動配置配線システムに入力された結線情報に
基づき、設計された論理回路の自動配置を行う〈51
3〉。論理回路の自動配置は、自動配置配線システムに
記憶されているモジュール（論理機能パターン）〈51
8〉を前記ベーシックセルパターンに沿って自動的に配
置することにより行われている。
基づき、設計された論理回路の自動配置を行う〈51
3〉。論理回路の自動配置は、自動配置配線システムに
記憶されているモジュール（論理機能パターン）〈51
8〉を前記ベーシックセルパターンに沿って自動的に配
置することにより行われている。
次に、前記結線情報に基づき、自動的に配置された論
理回路（モジュール）間を自動的に結線し、論理回路情
報を完成させる〈514〉。
理回路（モジュール）間を自動的に結線し、論理回路情
報を完成させる〈514〉。
次に、自動配置配線システムで完成された論理回路情
報は、この自動配置配線システムにおいてデザインルー
ルに基づきマスク作成用データに変換される〈515〉。
前述の結線情報を入力する段階〈511〉からこのマスク
作成用データに変換する段階〈515〉までは自動配置配
線システムで自動的に処理されている。
報は、この自動配置配線システムにおいてデザインルー
ルに基づきマスク作成用データに変換される〈515〉。
前述の結線情報を入力する段階〈511〉からこのマスク
作成用データに変換する段階〈515〉までは自動配置配
線システムで自動的に処理されている。
次に、前記マスク作成用データに基づき、エレクトロ
ンビーム（EB）描画装置で結線用マスクを形成する〈5
2〉。
ンビーム（EB）描画装置で結線用マスクを形成する〈5
2〉。
次に、前記結線用マスクを使用し、デバイスプロセス
を施す〈53〉ことによって、所定の論理機能を有する半
導体集積回路装置１が実質的に完成する〈54〉。
を施す〈53〉ことによって、所定の論理機能を有する半
導体集積回路装置１が実質的に完成する〈54〉。
このように、自動配置配線システムで形成されるマス
タスライス方式を採用する半導体集積回路装置１の形成
方法において、自動配置配線システムの電源配線本数情
報〈516〉に基づき、所定数のベーシックセル（５）毎
に補助用電源配線（22及び23）を自動的に配置する段階
〈512〉と、この後、論理機能パターンを自動的に配置
し〈513〉、論理回路間を自動的に結線する〈514〉段階
とを備える。この構成により、予じめ補助用電源配線を
最適な電流密度になるように配置しているので、自動配
置配線システムのベースデータに固定パターンとして記
憶される補助用電源配線を配置し、論理回路間を自動的
に結線する段階の後に所定の領域の電流密度に応じて補
助用電源配線を再度配置しておす段階がなくなるので、
この段階に相当する分、自動配置配線システムの処理段
階を低減し、マスタスライス方式を採用する半導体集積
回路装置１の開発期間を短縮することができる。
タスライス方式を採用する半導体集積回路装置１の形成
方法において、自動配置配線システムの電源配線本数情
報〈516〉に基づき、所定数のベーシックセル（５）毎
に補助用電源配線（22及び23）を自動的に配置する段階
〈512〉と、この後、論理機能パターンを自動的に配置
し〈513〉、論理回路間を自動的に結線する〈514〉段階
とを備える。この構成により、予じめ補助用電源配線を
最適な電流密度になるように配置しているので、自動配
置配線システムのベースデータに固定パターンとして記
憶される補助用電源配線を配置し、論理回路間を自動的
に結線する段階の後に所定の領域の電流密度に応じて補
助用電源配線を再度配置しておす段階がなくなるので、
この段階に相当する分、自動配置配線システムの処理段
階を低減し、マスタスライス方式を採用する半導体集積
回路装置１の開発期間を短縮することができる。
以上、本発明者によってなされた発明を、前記実施例
に基づき具体的に説明したが、本発明は、前記実施例に
限定されるものではなく、その要旨を逸脱しない範囲に
おいて種々変更可能であることは勿論である。
に基づき具体的に説明したが、本発明は、前記実施例に
限定されるものではなく、その要旨を逸脱しない範囲に
おいて種々変更可能であることは勿論である。
例えば、本発明は、２層、４層又はそれ以上の配線層
を有するマスタスライス方式を採用する半導体集積回路
装置に適用することができる。
を有するマスタスライス方式を採用する半導体集積回路
装置に適用することができる。
また、本発明は、ベーシックセル列間に配線チャネル
領域を配置した固定チャネル方式のマスタスライス方式
を採用する半導体集積回路装置に適用することができ
る。
領域を配置した固定チャネル方式のマスタスライス方式
を採用する半導体集積回路装置に適用することができ
る。
本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。
って得られる効果を簡単に説明すれば、下記のとおりで
ある。
マスタスライス方式を採用する半導体集積回路装置に
おいて、電源配線間の導通不良を低減し、電気的信頼性
を向上することができる。
おいて、電源配線間の導通不良を低減し、電気的信頼性
を向上することができる。
第１図は、本発明の一実施例である敷詰方式のマスタス
ライス方式を採用する半導体集積回路装置の基本概略構
成を示す平面図、 第２図は、前記半導体集積回路装置に配列されたベーシ
ックセルの要部平面図、 第３図は、前記半導体集積回路装置に配列されるベーシ
ックセル数と使用される周波数との関係を示す図、 第４図は、前記半導体集積回路装置の要部拡大平面図、 第５図は、前記半導体集積回路装置の形成方法を説明す
るプロセスフロー図である。 図中、１……半導体集積回路装置、４……ベーシックセ
ルアレイ、５……ベーシックセル、20……主要電源配
線、21……電源配線、22,23……補助用電源配線、Qp,Qn
……MISFET、TH1,TH2……接続孔、TP1,TP2……接続孔セ
ルである。
ライス方式を採用する半導体集積回路装置の基本概略構
成を示す平面図、 第２図は、前記半導体集積回路装置に配列されたベーシ
ックセルの要部平面図、 第３図は、前記半導体集積回路装置に配列されるベーシ
ックセル数と使用される周波数との関係を示す図、 第４図は、前記半導体集積回路装置の要部拡大平面図、 第５図は、前記半導体集積回路装置の形成方法を説明す
るプロセスフロー図である。 図中、１……半導体集積回路装置、４……ベーシックセ
ルアレイ、５……ベーシックセル、20……主要電源配
線、21……電源配線、22,23……補助用電源配線、Qp,Qn
……MISFET、TH1,TH2……接続孔、TP1,TP2……接続孔セ
ルである。
Claims (4)
- 【請求項１】ベーシックセルが行列状に配列されたセル
アレイを有し、このセルアレイに下層から上層に順次第
１電源配線、第２電源配線、第３電源配線の夫々を積層
し、前記第１電源配線、第３電源配線の夫々を列方向に
延在させると共に前記第２電源配線を行方向に延在させ
るマスタスライス方式を採用する半導体集積回路装置で
あって、前記第１電源配線、第２電源配線及び第３電源
配線が交差する領域において、前記第１電源配線と第２
電源配線とを接続する第１接続孔の周囲に、前記第２電
源配線と第３電源配線とを接続する第２接続孔を配置し
たことを特徴とする半導体集積回路装置。 - 【請求項２】前記交差する領域の第２接続孔の総面積は
第１接続孔の総面積に比べて大きいことを特徴とする請
求項１に記載の半導体集積回路装置。 - 【請求項３】前記第１接続孔、第２接続孔の夫々は前記
交差する領域に複数個配置されていることを特徴とする
請求項１又は請求項２に記載の半導体集積回路装置。 - 【請求項４】前記第２接続孔は、前記第１接続孔の周囲
の前記第２電源配線の延在する方向には配置されていな
いことを特徴とする請求項１乃至請求項３に記載の夫々
の半導体集積回路装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63334849A JP2580301B2 (ja) | 1988-12-27 | 1988-12-27 | 半導体集積回路装置 |
| US07/450,897 US5075753A (en) | 1988-12-27 | 1989-12-14 | Semiconductor integrated circuit device |
| KR1019890019013A KR0142570B1 (ko) | 1988-12-27 | 1989-12-20 | 반도체 집적회로 장치 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63334849A JP2580301B2 (ja) | 1988-12-27 | 1988-12-27 | 半導体集積回路装置 |
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| Publication Number | Publication Date |
|---|---|
| JPH02177345A JPH02177345A (ja) | 1990-07-10 |
| JP2580301B2 true JP2580301B2 (ja) | 1997-02-12 |
Family
ID=18281908
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63334849A Expired - Fee Related JP2580301B2 (ja) | 1988-12-27 | 1988-12-27 | 半導体集積回路装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5075753A (ja) |
| JP (1) | JP2580301B2 (ja) |
| KR (1) | KR0142570B1 (ja) |
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| JPH02192146A (ja) * | 1989-01-20 | 1990-07-27 | Toshiba Corp | 半導体装置 |
| JPH05211239A (ja) * | 1991-09-12 | 1993-08-20 | Texas Instr Inc <Ti> | 集積回路相互接続構造とそれを形成する方法 |
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| US5618744A (en) * | 1992-09-22 | 1997-04-08 | Fujitsu Ltd. | Manufacturing method and apparatus of a semiconductor integrated circuit device |
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| WO1997032399A1 (fr) * | 1996-02-29 | 1997-09-04 | Seiko Epson Corporation | Dispositif de circuit integre a semi-conducteur |
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| JP2930025B2 (ja) * | 1996-08-29 | 1999-08-03 | 日本電気株式会社 | 半導体装置及びその製造方法 |
| WO2000005764A1 (fr) * | 1998-07-23 | 2000-02-03 | Seiko Epson Corporation | Circuit integre a semiconducteur avec integration sur la plaquette et procede de conception correspondant |
| JP3971033B2 (ja) * | 1998-07-28 | 2007-09-05 | 富士通株式会社 | レイアウトデータ作成方法、レイアウトデータ作成装置、及び、記録媒体 |
| US6242814B1 (en) * | 1998-07-31 | 2001-06-05 | Lsi Logic Corporation | Universal I/O pad structure for in-line or staggered wire bonding or arrayed flip-chip assembly |
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| US7448012B1 (en) | 2004-04-21 | 2008-11-04 | Qi-De Qian | Methods and system for improving integrated circuit layout |
| JP4801333B2 (ja) * | 2004-07-23 | 2011-10-26 | パナソニック株式会社 | 電源配線構造および該電源配線構造を備えた半導体集積回路 |
| JP5177951B2 (ja) * | 2005-11-30 | 2013-04-10 | 株式会社東芝 | 半導体集積回路 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4746966A (en) * | 1985-10-21 | 1988-05-24 | International Business Machines Corporation | Logic-circuit layout for large-scale integrated circuits |
| JPS63152163A (ja) * | 1986-12-17 | 1988-06-24 | Hitachi Ltd | 半導体集積回路装置 |
| JPH01225137A (ja) * | 1988-03-04 | 1989-09-08 | Toshiba Corp | 半導体集積回路装置 |
| JPH021928A (ja) * | 1988-06-10 | 1990-01-08 | Toshiba Corp | 半導体集積回路 |
-
1988
- 1988-12-27 JP JP63334849A patent/JP2580301B2/ja not_active Expired - Fee Related
-
1989
- 1989-12-14 US US07/450,897 patent/US5075753A/en not_active Expired - Lifetime
- 1989-12-20 KR KR1019890019013A patent/KR0142570B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR900010968A (ko) | 1990-07-11 |
| KR0142570B1 (ko) | 1998-08-17 |
| JPH02177345A (ja) | 1990-07-10 |
| US5075753A (en) | 1991-12-24 |
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