JP3289999B2 - 半導体集積回路 - Google Patents

半導体集積回路

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JP3289999B2
JP3289999B2 JP16352593A JP16352593A JP3289999B2 JP 3289999 B2 JP3289999 B2 JP 3289999B2 JP 16352593 A JP16352593 A JP 16352593A JP 16352593 A JP16352593 A JP 16352593A JP 3289999 B2 JP3289999 B2 JP 3289999B2
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隆夫 永井
公一 金子
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全雄 吉永
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    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118Masterslice integrated circuits
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    • H01L27/11807CMOS gate arrays

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Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】この発明はゲートアレイ方式の半
導体集積回路に関する。
【0002】
【従来の技術】図17は従来のゲートアレイ方式の半導
体集積回路の基本セル構造を示す平面図である。同図に
示すように、基本セル1は一対のPMOSトランジスタ
TP及びNMOSトランジスタTNから構成される。
【0003】PMOSトランジスタTPは、P+ 拡散層
17上にPMOSトランジスタ用ゲート12を形成する
ことにより構成され、NMOSトランジスタTNは、N
+ 拡散層18上にNMOSトランジスタ用ゲート13を
形成することにより構成される。そして、PMOSトラ
ンジスタ用ゲート12とNMOSトランジスタ用ゲート
13とが接続ピン15で電気的に接続される。なお、1
1は電源部、14はGND部、16は絶縁用酸化膜であ
る。
【0004】図18は図17のII−II断面を示す断
面図である。同図に示すように、半導体基板51上にP
MOSトランジスタ用ゲート12が選択的に形成され、
PMOSトランジスタ用ゲート12上の一部を除いて絶
縁膜53が形成される。そして、接続ピン15が絶縁膜
53が形成されていないPMOSトランジスタ用ゲート
12上と絶縁膜53上の一部に形成される。
【0005】そして、図19に示すように、チップ5上
に基本セル1が列状に配置されてセル列3を構成し、セ
ル列3が配線領域31を挟んで繰り返し配置されること
によりゲートアレイ方式の半導体集積回路が構成され
る。なお、6は入出力バッファであり、7はボンディン
グパッドである。
【0006】また、図20に示すように、チップ5上に
基本セル1がアレイ状に全面に敷き詰めて配置されてゲ
ートアレイ方式の半導体集積回路が構成される。この場
合、一部の基本セル1を配線領域として用いることにな
る。
【0007】基本セル1を複数個組み合わせることによ
り、所定の論理機能を有するマクロセルを構成すること
ができる。例えば、図21で示した入力A,B及びCを
取り込むNANDゲート10は、図22で示すように、
3個のPMOSトランジスタT1〜T3と、3個のNM
OSトランジスタT4〜T6で構成することができる。
【0008】したがって、図23のように、所定箇所に
ビアホール(図23中、「×」で示す)を設け、基本セ
ル1,1間を配線L1により配線することにより、マク
ロセル2として、図21のNANDゲート10を構成す
ることができる。
【0009】図17に示す基本セル1の幅は、半導体製
造技術の最小配線間隔によって定められる1配線ピッチ
W1と等しくなるように設定される。そして、図24に
示すように、複数の基本セル1が列状に配置されること
によりセル列3が構成される。したがって、セル列3の
接続ピン15,15間の間隔も1配線ピッチW1とな
る。また、互いに向かい合うセル列3それぞれの基本セ
ル1の接続ピン15は、セル列形成方向をX方向とする
と、同一のX座標上に位置する。
【0010】向かい合うセル列3で挟まれた領域が配線
領域31となり、この配線領域31に配線を形成するこ
とにより、異なる基本セル1,1間、特に異なるセル列
3の基本セル1,1間の外部配線を行うことができる。
配線領域31で行う外部配線は、通常、2層配線で行
い、一方の層で横配線(X方向への配線)を行い、他方
の層で縦配線(X方向と直交するY方向への配線)を行
う。そして、横配線と縦配線との電気的接続は両配線の
重複部にビアホールを形成することにより行う。なお、
配線を形成する配線層としては、アルミニウム、金等の
金属層で形成することが多いが、ポリシリコン等で形成
することもある。
【0011】
【発明が解決しようとする課題】従来のゲートアレイの
基本セル1は以上のように構成されており、異なるセル
列3に形成された基本セル1,1間の接続を配線領域3
1に横配線、縦配線を設けることにより行っていた。
【0012】このため、横配線及び縦配線の配線パター
ンの相対位置に制約(以下、「配線制約」と呼ぶ)が生
じてしまうという問題点があった。
【0013】例えば、図25に示すように、セル列3A
の基本セル1Aとセル列3Bの基本セル1Cとを電気的
に接続する第1の配線と、セル列3Aの基本セル1Bの
配線とセル列3Bの基本セル1Dとを電気的に接続する
第2の配線とを配線領域31に形成する場合、第1の
線を縦配線42A、横配線41A及び縦配線42Cで行
い、第2の配線を縦配線42B、横配線41B及び縦配
線42Dで行うことになる。
【0014】この際、基本セル1C及び1Dそれぞれが
基本セル1A及び1BよりX方向に1ずつズレているた
め、第1の配線の横配線41Aが第2の配線の横配線4
1BよりY方向において下方に位置させなければないら
ないという配線制約が生じてしまう。
【0015】また、図26に示すように、セル列3Aの
基本セル1Aとセル列3Bの基本セル1Dとを電気的に
接続する第1の配線と、セル列3Aの基本セル1Bの配
線とセル列3Bの基本セル1Cとを電気的に接続する第
2の配線とを形成するというクロスした配線を配線領域
31に形成する場合、第1の配線の横配線41Aは、第
2の配線の横配線41Bより、Y方向において上方かつ
下方に形成するという矛盾した配線制約が生じ、配線領
域31上に、第1及び第2の配線を適切に形成すること
ができないという問題点があった。
【0016】したがって、第1及び第2の配線のうち、
一方の配線の横配線を分割して形成したり、他の配線領
域をも利用して遠回りして形成したりする必要があっ
た。
【0017】上記したような配線制約が生じるため、従
来のゲートアレイ方式の半導体集積回路で構築する論理
回路で用いる基本セル1の数が膨大になると、基本セル
1,1間の外部配線も複雑になり、配線制約を満足させ
ながら外部配線を行うには、コンピュータを用いた自動
設計でも、膨大な処理時間を要してしまうという問題点
があった。さらには、最悪の場合、配線不能という事態
を招いてしまうという問題点があった。
【0018】この発明は上記問題点を解決するためにな
されたもので、配線制約を緩和し、比較的容易に基本セ
ル間の配線を行うことが可能なゲートアレイ方式の半導
体集積回路装置を得ることを目的とする。
【0019】
【課題を解決するための手段】この発明にかかる請求項
1記載の半導体集積回路は、各々が、複数の基本セルが
第1の方向に列状に配置されてなる複数のセル列が、前
記第1の方向と直交する第2の方向に配線領域を介して
配置されており、前記複数の基本セルそれぞれのセル列
接続用の接続ピンの前記第1の方向における形成幅で
ある接続ピン形成幅が、前記複数の基本セル間の外部配
線における最小配線間隔によって定められる1配線ピッ
チ以上有し、前記複数のセル列それぞれ上で、互いに隣
接する基本セルの前記接続ピン間の前記第1の方向にお
ける距離である接続ピン間距離が前記1配線ピッチ以上
有している。
【0020】望ましくは、請求項2記載の半導体集積回
路のように、前記接続ピン形成幅は前記1配線ピッチで
あり、前記接続ピン間距離は前記1配線ピッチである。
【0021】望ましくは、請求項3記載の半導体集積回
路のように、前記接続ピン形成幅は前記1配線ピッチの
2倍の幅である2配線ピッチであり、前記接続ピン間距
離が前記1配線ピッチである。
【0022】
【作用】この発明における請求項1ないし請求項3記載
の半導体集積回路は、複数の基本セルそれぞれのセル列
接続用の接続ピンの第1の方向における形成幅である
接続ピン形成幅が、複数の基本セル間の外部配線におけ
る最小配線間隔によって定められる1配線ピッチ以上有
し、複数のセル列それぞれ上で、互いに隣接する基本セ
ルの接続ピン間の第1の方向における距離である接続ピ
ン間距離が1配線ピッチ以上有している。
【0023】したがって、各基本セルの接続ピンから、
第2の方向に延びて配線領域上に形成する縦配線を2本
以上形成することができる。
【0024】
【実施例】
<第1の実施例>図1はこの発明の第1の実施例である
ゲートアレイ方式の半導体集積回路の基本セル構造を示
す平面図である。同図に示すように、基本セル1は一対
のPMOSトランジスタTP及びNMOSトランジスタ
TNから構成される。
【0025】PMOSトランジスタTPは、P+ 拡散層
17上にPMOSトランジスタ用ゲート12を形成する
ことにより構成され、NMOSトランジスタTNは、N
+ 拡散層18上にNMOSトランジスタ用ゲート13を
形成することにより構成される。
【0026】PMOSトランジスタ用ゲート12とNM
OSトランジスタ用ゲート13とはゲート配線24を介
して電気的に接続されるとともに、PMOSトランジス
タ用ゲート12及びNMOSトランジスタ用ゲート13
の上部にそれぞれ形成横幅(図1のX方向の幅)が1配
線ピッチW1の接続ピン25が設けられる。なお、11
は電源部、14はGND部、16は絶縁用酸化膜であ
る。
【0027】図2は図1の接続ピン25の平面構造の詳
細を示す平面図である。同図に示すように、接続ピン2
5の形成縦幅(図1のY方向の幅)は金属配線の太さb
であり、接続ピン25の形成横幅は正確には1配線ピッ
チW1から左右にb/2ずつ延長して形成されている。
【0028】図3は図1のI−I断面を示す断面図であ
る。同図に示すように、半導体基板51上PMOSトラ
ンジスタ用ゲート12が選択的に形成され、PMOSト
ランジスタ用ゲート12上の一部を除いて絶縁膜53が
形成される。そして、接続ピン25がPMOSトランジ
スタ用ゲート12上から絶縁膜53上に延びて形成され
る。
【0029】上記したように、実際の接続ピン25の形
成横幅は(W1+b)であるが、以降の説明では、便宜
上、1配線ピッチW1とは金属配線の太さを考慮した半
導体製造技術の最小配線間隔によって定められる長さと
して扱う。また、PMOSトランジスタ用ゲート12上
に形成した接続ピン25及びNMOSトランジスタ用ゲ
ート13上に形成した接続ピン25のうちの一方の接続
ピンに外部配線を形成すればよいため、以降の図面で
は、各基本セル1に1つの接続ピン25のみ示す。
【0030】そして、従来同様、図19に示すように、
チップ5上に基本セル1が列状に配置されてセル列3を
構成し、セル列3が配線領域31を挟んで繰り返し配置
されることによりゲートアレイ方式の半導体集積回路が
構成される。
【0031】また、従来同様、図20に示すように、チ
ップ5上に基本セル1がアレイ状に全面に敷き詰めて配
置されてゲートアレイ方式の半導体集積回路が構成され
る。この場合、一部の基本セル1を配線領域として用い
ることになる。
【0032】図4は図1で示した基本セル1からなるマ
クロセルを示す平面図である。同図に示すように、基本
セル1が列状に配置されることによりセル列が形成さ
れ、セル列の所定箇所にビアホール(図4中、黒四角で
示す。)を設け、基本セル1,1間を配線L1により配
線することにより、マクロセル2は図21のNANDゲ
ート10を構成することができる。
【0033】図5に示すように、複数の基本セル1が列
状に配置されることによりセル列3が構成され、セル列
3上に隣接する基本セル1の接続ピン25,25間のX
方向(セル列3の形成方向)の距離は、1配線ピッチW
1に設定される。
【0034】そして、互いに向かい合うセル列3それぞ
れの接続ピン25は、同一のX座標上に位置する。向か
い合うセル列3で挟まれた領域が配線領域31となり、
この配線領域31に配線を形成することにより、異なる
基本セル1,1間、特に異なるセル列3の基本セル1,
1間の外部配線を行うことができる。配線領域31で行
う外部配線は、通常、2層配線で行い、一方の層である
第1層で横配線(X方向への配線)を行い、他方の層で
ある第2層で縦配線(X方向と直交するY方向への配
線)を行う。そして、横配線と縦配線との電気的接続は
両配線の重複領域にビアホールを形成することにより行
う。なお、配線を形成する配線層としては、アルミニウ
ム、金等の金属層で形成することが多いが、ポリシリコ
ン等で形成することもある。また、接続ピン25は第1
層で形成される。
【0035】このように、第1の実施例では、各基本セ
ル1の接続ピン25の形成横幅を1配線ピッチW1に設
定し、セル列3上に隣接する基本セルの接続ピン25,
25間の距離を1配線ピッチW1に設定して、ゲートア
レイ方式の半導体集積回路を構成している。
【0036】したがって、第1の実施例の半導体集積回
路は、接続ピン25の両端からY方向に2本の縦配線を
形成することができるため、配線領域31に形成する縦
配線及び横配線による配線パターンの相対位置の制約で
ある配線制約を、従来に比べ大幅に緩和することができ
る。
【0037】例えば、図6に示すように、セル列3Aの
基本セル1Aとセル列3Bの基本セル1Dとを電気的に
接続する第1の配線と、セル列3Aの基本セル1Bの配
線とセル列3Bの基本セル1Cとを電気的に接続する第
2の配線とを形成するというクロスする2つの外部配線
を形成する場合を考える。
【0038】この場合、基本セル1Aの接続ピン25の
左端から縦配線42Aを形成し、基本セル1Bの接続ピ
ン25の左端から縦配線42Bを形成し、基本セル1C
の接続ピン25の右端から縦配線42Cを形成し、基本
セル1Dの接続ピン25の右端から縦配線42Dを形成
すれば、Y座標が重複しない横配線41A及び横配線4
1Bを用いて、縦配線42A,縦配線42D間及び縦配
線42B,縦配線42C間をそれぞれ接続することによ
り実現する。この際、横配線41A及び横配線41Bの
Y方向における上下関係の制約は全くなく、単にY座標
に重複しなければ任意に形成することが可能となるた
め、配線制約は皆無に等しい。
【0039】勿論、図6において、セル列3Aの基本セ
ル1Aとセル列3Bの基本セル1Cとを接続する第1の
配線と、セル列3Aの基本セル1Bの配線とセル列3B
の基本セル1Dとを接続する第2の配線とを形成する配
線を形成する場合は、図7に示すように、基本セル1A
の接続ピン25の左端から基本セル1Cの接続ピン25
の左端にかけて縦配線42Aを形成し、基本セル1Bの
接続ピン25の左端から基本セル1Dの接続ピン25の
左端にかけて配線42Bを形成することもできる。
【0040】この場合、縦配線44は第2層で形成さ
れ、接続ピン25は第1層で形成されているため、接続
に用いない接続ピン25の右端上を、図8に示すよう
に、他の縦配線44を通過させることもできる。
【0041】また、図9に示すように、間に配線領域3
1を設けることなく、セル列3B,3A,3Cを連続形
成する場合でも、セル列3Aの接続ピン25からの縦配
線43Aを、配線セル列3Bの縦配線42Bと重なるこ
となく、セル列3B上を通過させて配線領域31Aに形
成することができ、セル列3Aの接続ピン25からの縦
配線43Bを、セル列3Cの縦配線42Cと重なること
なく、セル列3C上を通過させて配線領域31Bに形成
することもできる。
【0042】このように、第1の実施例の半導体集積回
路は、各基本セル1から独立した2本の縦配線を形成す
ることができるため、互いに向かい合うセル列3,3間
の配線領域31内で、一方のセル列3の基本セル1の縦
配線と、他方のセル列3の基本セル1と縦配線とを、1
配線ピッチW1ずらせることにより、双方のセル列3の
縦配線のY座標が重複しても、電気的接続関係となる可
能性をゼロにすることができる。
【0043】その結果、所望の縦配線同士を電気的に接
続する横配線を、他の横配線と重複しないように形成す
れば、従来は複雑であった配線を極めて容易に実現する
ことができる。これに伴い、第1の実施例の半導体集積
回路の基本セル1の利用率は、従来に比べ大幅に向上す
る。
【0044】したがって、比較的容易なアルゴリズムで
の基本セル1間の配線が可能となるため、コンピュータ
による自動設計が高速に処理可能になる。
【0045】また、配線領域31内に並列に配線すべ
配線の数は、横配線のX方向での重複度数XNに一致
するため、横配線がXN本形成可能な縦幅の配線領域3
1を形成すればよい。すなわち、横配線の重複度数XN
を計算することにより、簡単に配線領域31に必要な形
成縦幅を求めることができる。
【0046】さらに、接続ピン25の形成横幅の増大に
伴い、基本セル1,1間のトランジスタ部分の距離に余
裕ができるため、配線段差により配線が切断される危険
性は低くなり、製造工程時における歩留まりが向上す
る。
【0047】ところで、形成横幅が1配線ピッチW1の
従来の基本セル1からなる半導体集積回路で配線制約の
向上を図る場合に、図10〜図12で示す例が考えられ
る。
【0048】図10は、セル列上で隣接する基本セル
1,1間の距離を2配線ピッチW2にした構成である
が、各基本セル1から形成可能な縦配線42は1本であ
り、配線領域31を介して向かい合うセル列3A,3B
間において、X座標を同じくする基本セル1の縦配線4
2のY座標が重複すれば必ず電気的に接続されてしまう
ため、従来からの配線制約が全く解消されない。
【0049】図11は、セル列上で隣接する基本セル
1,1間の距離を2配線ピッチW2にし、さらに、配線
領域31を介して向かいあうセル列3Aとセル列3Bと
で、基本セル1をX方向に1配線ピッチW1ずらせた構
成である。この構成により、配線制約がある程度回避で
きるが、セル列3Aの基本セル1とセル列3Bの基本セ
ル1との間のいかなる外部配線を施す場合にも、配線経
路が折れ曲がるため、横配線41を設ける必要が生じ
る。このため、必要以上に縦配線及び横配線による配線
パターンが複雑になり、縦配線と横配線を電気的に接続
するビアホール数も増加するため、配線時における歩留
まりが低下し実用的でない。
【0050】図12は、配線制約が回避可能となるよう
に、隣接する基本セル1,1間の間隔を可変に設定した
構成である。この構成によっても、配線制約をある程度
緩和することができるが、マクロセルライブラリに登録
するマクロセルの種類が膨大となるため非現実的であ
る。
【0051】このように、形成横幅が1配線ピッチW1
の基本セル1からなる従来の半導体集積回路では、その
配置に多少工夫をこらしても、第1の実施例の半導体集
積回路のように実用レベルで配線制約を大幅に緩和する
ことができない。
【0052】なお、上記した第1の実施例では、PMO
Sトランジスタ用ゲート12上及びNMOSトランジス
タ用ゲート13上にそれぞれ接続ピン25を形成した
が、ゲート12及び13のうち、一方のゲート上のみに
接続ピン25を形成してもよい。
【0053】<第2の実施例>図13はこの発明の第2
の実施例であるゲートアレイ方式の半導体集積回路の基
本セル構造を示す平面図である。同図に示すように、各
基本セル1の接続ピン26の形成横幅が1配線ピッチW
1の倍の長さである2配線ピッチW2で形成されてい
る。
【0054】なお、セル列3上に隣接する基本セル1の
接続ピン26,26間の距離は、第1の実施例同様、1
配線ピッチW1に設定される。なお、他の構成は第1の
実施例と同様であるため、説明は省略する。
【0055】このように、第2の実施例では、各基本セ
ル1の接続ピン26の形成横幅を2配線ピッチW2と
し、セル列3上に隣接する基本セルの接続ピン26,2
6間の距離を1配線ピッチW1にして、ゲートアレイ方
式の半導体集積回路を構成している。
【0056】したがって、第2の実施例の半導体集積回
路は、接続ピン26の両端及び中央からY方向に3本の
縦配線を形成することができるため、第1の実施例同
様、配線制約を大幅に緩和することができ、基本セル1
の利用率を向上させることができ、製造工程時における
歩留まりを構造させることができる。しかも、下記の点
において、第1の実施例の半導体集積回路より配線制約
の緩和能力が優れている。
【0057】例えば、図14に示すように、それぞれが
異なるセル列を構成し、X座標が等しい基本セル1A〜
1Eがあり、基本セル1C〜1EがY方向に連続的に形
成されている際、基本セル1Aと基本セル1Dとの配線
を行う場合を考える。
【0058】この場合、図14に示すように、基本セル
1Bの接続ピン25の左端から縦配線42Bが配線さ
れ、基本セル1Cの接続ピン25の右端から縦配線42
Cが形成されていれば、第1の実施例の構成では、基本
セル1Aの接続ピン25と基本セル1Dの接続ピン25
とを直結する縦配線を形成することは不可能となる。
【0059】これと同様なケースを、第2の実施例の構
成で考える。この場合、図15に示すように、基本セル
1Bの接続ピン26の左端から縦配線42Bが配線さ
れ、基本セル1Cの接続ピン26の右端から縦配線42
Cが形成されていても、基本セル1Aの接続ピン26の
中央部から基本セル1Dの接続ピン26の中央部とを直
結する縦配線42Aを形成することができる。
【0060】このように、第2の実施例の半導体集積回
路は、第1の実施例の半導体集積回路以上に配線制約を
緩和することができる。
【0061】<第3の実施例>図16はこの発明の第3
の実施例であるゲートアレイ方式の半導体集積回路の基
本セル構造を示す平面図である。同図に示すように、基
本セル1は一対のPMOSトランジスタTP及びNMO
SトランジスタTNから構成される。
【0062】PMOSトランジスタTPは、P+ 拡散層
17上にPMOSトランジスタ用ゲート12を形成する
ことにより構成され、NMOSトランジスタTNは、N
+ 拡散層18上にNMOSトランジスタ用ゲート13を
形成することにより構成される。
【0063】PMOSトランジスタ用ゲート12とNM
OSトランジスタ用ゲート13とはゲート配線24を介
して電気的に接続されるとともに、ゲート配線24に電
気的に接続して、ゲート配線24上に形成横幅(図16
のX方向の幅)が1配線ピッチW1の接続ピン27が設
けられる。なお、セル列3上に隣接する基本セル1の接
続ピン27,27間の距離は1配線ピッチW1に設定さ
れる。なお、他の構成は第1の実施例と同様であるた
め、説明は省略する。
【0064】このような構成の第3の実施例の半導体集
積回路は、第1の実施例同様、接続ピン27の両端から
Y方向に2本の縦配線を形成することができるため、セ
ル列3,3間に設けられた配線領域31に形成する配線
パターンの相対位置の制約である配線制約を、従来に比
べ大幅に緩和することができ、基本セル1の利用効率を
高めることができ、製造工程時における歩留まりを向上
させることができる。
【0065】<その他>なお、第1の実施例及び第3の
実施例では、各基本セル1の接続ピン25(27)の形
成横幅を1配線ピッチW1に設定し、セル列3上に隣接
する基本セルの接続ピン25(27),25(27)間
の距離を1配線ピッチW1に設定して、ゲートアレイ方
式の半導体集積回路を構成し、第2の実施例では、各基
本セル1の接続ピン26の形成横幅を2配線ピッチW2
に設定し、セル列3上に隣接する基本セルの接続ピン2
6,26間の距離を1配線ピッチW1に設定して、ゲー
トアレイ方式の半導体集積回路を構成したが、本発明
は、これに限定されず以下の条件を満足すれば成立す
る。
【0066】各基本セル1の接続ピンの形成横幅を1配
線ピッチ以上に設定し、セル列3上に隣接する基本セル
1の接続ピン間の距離を1配線ピッチ以上有すればよ
い。なぜなら、外部配線として各基本セル1の接続ピン
から2本以上の縦配線を形成することができるからであ
る。
【0067】ただし、半導体集積回路の集積度の低下を
最小限に抑えるべく、接続ピン間の距離は1配線ピッチ
W1に設定するのが望ましく、接続ピンの形成横幅も、
せいぜい2配線ピッチW2程度に抑えることが望まし
い。
【0068】また、第1〜第3の実施例では、接続ピン
を横配線と同じ第1層に形成したが、第1層及び第2層
と異なる層に形成することもできる。
【0069】
【発明の効果】以上説明したように、この発明における
請求項1ないし請求項3記載の半導体集積回路は、複数
の基本セルそれぞれのセル列間接続用の接続ピンの第1
の方向における形成幅である接続ピン形成幅が、複数の
基本セル間の外部配線における最小配線間隔によって定
められる1配線ピッチ以上有し、複数のセル列それぞれ
上で、互いに隣接する基本セルの接続ピン間の第1の方
向における距離である接続ピン間距離が1配線ピッチ以
上有している。
【0070】したがって、各基本セルの接続ピンから、
第2の方向に延びて配線領域上に形成する縦配線を2本
以上形成することができるため、異なる基本セルの接続
ピン間の配線制約を大幅に緩和することができ、比較的
容易に基本セル間の配線を行うことができる。
【図面の簡単な説明】
【図1】この発明の第1の実施例であるゲートアレイ方
式の半導体集積回路の基本セル構造を示す平面図であ
る。
【図2】図1の接続ピンの詳細を示す平面図である。
【図3】図1のI−I断面を示す断面図である。
【図4】第1の実施例の半導体集積回路のマクロセル構
造を示す平面図である。
【図5】第1の実施例のセル列構成を示す平面図であ
る。
【図6】第1の実施例の効果説明用の平面図である。
【図7】第1の実施例の効果説明用の平面図である。
【図8】第1の実施例の効果説明用の平面図である。
【図9】第1の実施例の効果説明用の平面図である。
【図10】第1の実施例の効果説明用の平面図である。
【図11】第1の実施例の効果説明用の平面図である。
【図12】第1の実施例の効果説明用の平面図である。
【図13】この発明の第2の実施例であるゲートアレイ
方式の半導体集積回路の基本セル構造を示す平面図であ
る。
【図14】第2の実施例の効果説明用の平面図である。
【図15】第2の実施例の効果説明用の平面図である。
【図16】この発明の第3の実施例であるゲートアレイ
方式の半導体集積回路の基本セル構造を示す平面図であ
る。
【図17】従来のゲートアレイ方式の半導体集積回路の
基本セル構造を示す平面図である。
【図18】図17のII−II断面を示す断面図であ
る。
【図19】ゲートアレイ方式の半導体集積回路の全体構
成を示す平面図である。
【図20】ゲートアレイ方式の半導体集積回路の全体構
成を示す平面図である。
【図21】NANDゲートを示す回路図である。
【図22】MOSトランジスタによるNANDゲートの
構成例を示す回路図である。
【図23】ゲートアレイ方式の半導体集積回路によるN
ANDゲートの構成例を示す平面図である。
【図24】従来のゲートアレイ方式の半導体集積回路の
セル列構成を示す平面図である。
【図25】従来の問題点説明用の平面図である。
【図26】従来の問題点説明用の平面図である。
【符号の説明】
1 基本セル 3 セル列 25 接続ピン 26 接続ピン 27 接続ピン 31 配線領域
───────────────────────────────────────────────────── フロントページの続き (72)発明者 金子 公一 兵庫県伊丹市東野四丁目61番5号 三菱 電機エンジニアリング株式会社 エル・ エス・アイ設計センター内 (72)発明者 品川 裕章 兵庫県伊丹市東野四丁目61番5号 三菱 電機エンジニアリング株式会社 エル・ エス・アイ設計センター内 (72)発明者 吉永 全雄 兵庫県伊丹市東野四丁目61番5号 三菱 電機エンジニアリング株式会社 エル・ エス・アイ設計センター内 (56)参考文献 特開 平4−354370(JP,A) 特開 昭58−61645(JP,A) 特開 平3−72678(JP,A) 特開 昭62−60235(JP,A) (58)調査した分野(Int.Cl.7,DB名) H01L 27/118

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項1】 各々が、複数の基本セルが第1の方向に
    列状に配置されてなる複数のセル列が、前記第1の方向
    と直交する第2の方向に配線領域を介して配置された半
    導体集積回路において、 前記複数の基本セルそれぞれのセル列間接続用の接続ピ
    ンの前記第1の方向における形成幅である接続ピン形成
    幅が、前記複数の基本セル間の外部配線における最小配
    線間隔によって定められる1配線ピッチ以上有し、 前記複数のセル列それぞれ上で、互いに隣接する基本セ
    ルの前記接続ピン間の前記第1の方向における距離であ
    る接続ピン間距離が前記1配線ピッチ以上有することを
    特徴とする半導体集積回路。
  2. 【請求項2】 前記接続ピン形成幅は前記1配線ピッチ
    であり、前記接続ピン間距離は前記1配線ピッチである
    請求項1記載の半導体集積回路。
  3. 【請求項3】 前記接続ピン形成幅は前記1配線ピッチ
    の2倍の幅である2配線ピッチであり、前記接続ピン間
    距離が前記1配線ピッチである請求項1記載の半導体集
    積回路。
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