JPH084111B2 - トリー内部配線の決定方法 - Google Patents

Description

【発明の詳細な説明】 A.産業上の利用分野 本発明は、一般的に言えば、大規模集積回路の自動化
の分野に係り、より詳細に言えば、相補型金属酸化半導
体（CMOS）で構成される差動カスコード電圧スイッチ
（DCVS）のトリーの設計の最適化、特にトリー内部配線
の決定方法に関する。

B.従来の技術 差動カスコード電圧スイッチ（DCVS）のトリーは、高
性能で高機能のCMOS回路ではあるが、その入力の数及び
内部接続線の数が非常に大いので、大規模集積回路に組
込んで配線するのが困難である。

DCVS回路は、所望関数のロジックを相互に関連する１
組のブール関数式に分解し、次に各ブール関数を、内部
接続された複数の差動スイッチペアから成る各２方向決
定トリーで構成することにより、形成される。各差動ペ
アは差動入力（相補入力）ゲート領域と共通ソース領域
とを有する１対のMOSFETトランジスタ（CMOS）から成
る。各差動ペアへの入力は、このCMOSFETの一方をスイ
ッチ・オンさせる差動入力信号である。この入力印加に
より、トリーを通る特有の導電路が形成される。このト
リーからの出力信号は、制御信号を変数とするブール関
数の真数及び補数を表わす。

本明細書中のトリー又はトリー構造は、従来技術で定
義されたものと同一である。換言すれば、トリー又はト
リー構造とは、差動カスコード電圧スイッチ・トリー
（DCVSトリー）を指称するものであって、差動カスコー
ド電圧スイッチ回路におけるブール関数式の物理的な実
施態様を意味する。これは、論理的には、完全な２方向
決定トリーから得られたものと均等であるが、DCVSの機
能を実施するのに必要なトリー分枝のみが残存するよう
に算術操作により完全２進決定トリーから冗長なトリー
分枝が除去されたものに対応する。

DCVSは一般にｎチャンネルの差動ペアとｐチャンネル
の負荷で構成されている。DCVSのトリーの設計を理解す
るための基礎情報として以下二つの刊列物を掲げる。

〔１〕L.G.ヘラー（Heller）、W.R.グリフィン（Griffi
n）、J.W.デイビス（Davis）及びN.G.トーマ（Thom
a）、“カスコード電圧スイッチのロジック：差動CMOS
ロジックのファミリ（Cascode Voltage Switch Logic:A
Differential COMS Logic Family）”、IEEEの固体回
路の第31回国際会議の技術報告書のダイジェスト版（31
st IEEE International Solid−State Circuits Confe
rence,Digest of Technical Papers）、1984年16頁及び
17頁。

〔２〕C.K.エルデリ（Erdelyi）、W.P.グリフィン（Gri
ffin）及びR.D.キルモイヤ（Kilmoyer）“カスコード電
圧スイッチ・ロジックの設計（Cascode Voltage Switch
Logic Design）"VLSデザイン（VLSI Desing v.V）1984
年、78頁乃至86頁。

ロジックの設計者又はデザインプログラムは、最も効
率的なデザインを導く特定のトリーの組を、これらの素
子から構築することによって合成することが出来る。

トリーは、２対以上のFETトランジスタペアの出力が
トリー内部の各段の各所で電気的に接続されて多数のド
ット論理（即ちOR論理）結線を有するので、XOR、パリ
ティ・トリーのような融通性のある回路を形成できる。
トリーの段数及びこれに関連する動作遅延は、トリーに
より実列される機能の増加に伴なって大きくなる。DCVS
トリーは、少数の基本的回路素子の使用による簡素性と
大回路設計による効率性とを組合わせて多様性の各種の
機能を提供できる。

上述のように、トランジスタペアの出力のドット結線
は、OR論理機能を遂列するためにトランジスタのような
能動素子を使用することなく、OR機能を遂列できる。こ
れに対する代償は、トランジスタペア付近での部分的な
配線の混雑である。同じトラックにすべての配線を割り
当てると、この部分的な配線の混雑はトリーから発生さ
れたゲート入力信号の配線を阻止することになる。DCVS
ロジックの品質の一つの目安は、各トリーに関連した多
数の変数入力である。更に、各変数の真数及び補数は別
個のネット（net）、即ち別個の通路を作り、そしてこ
れらのネットは通常、マクロデザインにおいて大きなフ
ァンアウト（末端増設）を持つことになる。全体的に高
密度の内部トリーの配線の上述の２つのファクタは、達
成されらべき回路密度を全体として制限するように結合
して、相対的に小さなDCVSのマクロ・ロジックにさせ
る。

DCVSの高密度ロジックを得るための秘訣は、複雑な内
部トリー配線により生ずる混雑を除去又は減少すること
と、トランジスタペアの差動入力の配線の効率を最大化
することにある。

DCVSトリーの配線性を改良するための従来技術の多く
は、複数のトリー相互間の配線（即ち外部配線）を簡素
化するように各トリー内部における素子配置及び素子間
配線（即ち、内部配線）を変更する技術に向けられてい
た。従来技術の中には、トリーの内部配線の複雑性を回
避するために試みがなされていたものもあったが、実際
には、トリーの外部配線の簡素化を優先的な目標にして
いるため、内部配線の簡素化に余り寄与していなかっ
た。これらの従来技術とは対照的に、本発明は、トリー
の内部配線を大いに簡素化する方法を意図している。

従来の技術はロジックを再構成することも含んでお
り、以下に述べるIBMテクニカル・ディスクロジャ・ブ
ルティン（Technical Disclosure Bulletin）（Vol.2
7、No3 1984年８月）に記載されている。

前述のように、DCVチップはコンタクトが高密度だか
ら配線が難かしい。多くの回路パターン・イメージに対
して、DCVSトリーはトリーの配分領域（TAA）と呼ばれ
る一定の領域に割当てられる。少数のトリーを含む回路
では、トリーの外部配線でも内部配線でもすべての結線
は、隣接配線間に十分な間隔を維持しながら２レベルの
金属層で形成できる。しかし、実際の高集積回路では、
２レベルの金属層は、トリーの内部配線に対しても外部
配線に対しても、十分な配線容量を与えることができな
い。そのため、設計において、トリーの内部配線に使用
する金属配線の数を減少し、その空きスペースをトリー
の外部配線に使用するのが好ましい。一般に、標準的な
セルの設計において、金属配線のスペースの使用を少く
するために、或る種の内部（ソース−ドレーン）接続は
拡散層で配線される。

従って、現在でも、ロジック及びチップの設計の専門
家に対して、DCVSロジックトリーの配線性を向上して、
最も高密度なチップを達成出来るような設計ツールの実
現が望まれている。

先列特許文献の要約 米国特許第4441207号は、集積回路の設計ルールをチ
ェックする際の問題を解決する技術を開示している。即
ち、同特許は、集積回路のマスクのレベルにおいて、デ
バイスがその特性及びスペース幾何を支配するすべての
ルールに従っていることを検査する方法を開示してい
る。

VLSIチップは、マスクの形状が多様でチェックするの
が非常に複雑になる傾向があるため、この特許の方法、
即ち直行接続の隣接プロセッサによるチェック方法が、
膨大なチェック・データの計算速度の問題を軽減するた
めに使われている。しかし、この特許の方法は、検査対
象として物理的対象物、即ち、VLSIチップの製造に使用
するマスクを必要としている。本発明では検査対象物を
全く必要としない。

IBMテクニカル・ディスクロジャ・ブルティンのVol.2
7、No.3、1984年、８月、1572頁の本発明者らによる
“カスコードスイッチのチップの設計の改良法（Method
for Improving Cascode Switch Chip Design）”は全
体としてのDCVSチップの設計の自動化に関するが、この
文献は論理式を演算するためのトリーの選択に関連して
おり、チップの密度、配線の単純化、信頼性などには関
連していない。従って、例えばこの文献に開示された方
法によってトリーの選択が列われた後に、本発明の方法
が使われることになる。

ヘーグ（Hauge）等の“マスタスライスにおける単一
端部CVSトリーの２次元配行、及び２次元的拡散配線を
使ってコンパクトなマスタイメージ配行を形成する手段
（Two−Dimentional Layout of Single Ended CVS Tree
in Masterslice and Means for Realizing a Compact
Master Image Layout Using Two−Dimensional Diffusi
on Wiring）”と題するIBMテクニカル・ディスクロジャ
・ブルティンVol.27、No.7A、1984年11月、3775頁は単
一端部の非差動CVSトリーについての拡散配線技術を開
示している。従って、この文献は、DCVS回路トリーに利
用しうる配線の可能性の配慮がない。

米国特許第4484292号、同第3653071号及び“RAMチッ
プ上の内部織物ワードライン（Interwoven Word Lines
on RAM Chip）”と題するIBMテクニカル・ディスクロジ
ャ・ブルティンVol.27、No.1B、1984年６月、497頁など
はすべてVLSI回路の設計の分野に関係しているが、本発
明の概念である鏡像化によるチップの配線性の改良、及
びチップ上のペアの再配置には無関係である。

C.発明が解決しようとする問題点 本発明の目的は、CMOS技術を使用し、配線性を改良し
たVLSIのDCVSロジック・トリーを設計する方法を提供す
ることにある。

本発明の他の目的は、DCVSロジック・トリーにより配
線された最終的な回路の信頼性を向上する方法を提供す
ることにある。

本発明の他の目的は、上述のVLSI構造に適用しうる回
路密度を増加させる方法を提供し、従って製造コストを
低下させることにある。

本発明の他の目的は、拡散で作ることの出来る接続路
の数を最大化し、且つワイヤ、即ち金属導体で作られね
ばならない接続路の数を最小化するような、DCVSロジッ
ク回路の製造方法を提供することにある。

D.問題点を解決するための手段 本発明は、CMOS差動カスコード電圧スイッチのロジッ
ク回路の配線性の問題を解決して、トリーのデザインの
最終的なロジック回路を作るために必要な配線の交差点
の数を減らし、これにより、相互接続用の配線を実質的
に平面化することが出来る。本発明は、出来るだけ多く
の内部トリー接続部を平面化させ、そして、金属配線に
よらず拡散を使って相互接続を列うことを可能とするも
のである。本発明は金属回路の数を減らすことにより、
そして、接続が拡散を使って直接に配線された時、拡散
−金属−コンタクトに関連する金属妨害を除くことによ
って金属配線の仕事を容易にする。

本発明の方法は、垂直中心線に関して鏡像化が可能な
ようにデザインされた差動ペア及び負荷のマイクロブロ
ックの利益を利用する。鏡像化の概念は、差動ペアの真
数及び補数出力を、真数及び補数入力の接続路のトラッ
ク割り当てを変更することなく変換することが出来るこ
とである。実施例の説明から一層良く理解出来るよう
に、個々の差動ペアの再配置と相俟って、負荷かあるい
は、個々の差動ペアかの何れかを鏡像化する概念は、配
線路の交差を著しく減少させる。勿論、このことは、接
続路網が大巾に平面化され、従って拡散による配線を可
能とすることを意味する。得られた最終的な回路は、バ
ス化、即ち母線化するための変数入力の整数を維持して
いる。真数及び補数の負荷入力はチップの配線性に悪影
響を与えることなく交換することが出来る。負荷への入
力トラックの割り当てが交換されるけれども、負荷出力
は、金属で配線されて他のトリーに接続され、そしてそ
れらの負荷出力は優先順序を持たない。

本発明の方法に従って、最適化されるべきトリー回路
は、行及び列のフォーマットに配行されている個々の差
動ペアの上部にある負荷と、回路によって遂列されるブ
ール関数の要件のみで決められる最初の相互接続配線の
パターン化とによって入力フォーマットに配行される。
本発明の方法は、回路を分析して、多数の差動ペアを組
織的に鏡像化させ、或は検査によって配線路の交差や相
互接続の短絡を生ずることを学習的発見に基づいて再配
置させる。

上述のように、複数の差動トランジスタ・スイッチペ
ア及びトランジスタ負荷が垂直中心線に関して鏡像位置
関係に配置されているので、右側及び左側における各ト
ランジスタ接続点及び各配線を相互に反対側に交換して
配置できる。この鏡像化配置により、CMOSFET型負荷へ
の真数及び補数の各入力に対する各接続点を交換した
り、各スイッチペアの真数及び補数の各出力を交換した
りする内部配線の配置交換は、負荷から出力又はスイッ
チペアへの入力（即ち、トリーからの出力又はトリーへ
の入力）により専用される水平配線トラックの切換えな
しに達成できる。

本発明の構成は、次の通りである。

（１）半導体集積回路の論理トリー配分領域に行列状に
配置される複数のMOSFET型の差動スイッチペア及びその
上部に配置されたMOSFET型の共通負荷から成り、所定の
ブール論理動作を遂行するCMOS型差動カスコード・スイ
ッチのトリー回路において、そのトリーの内部配線とし
て可能な限り多数の二次元の拡散層配線を使用するよう
に上記スイッチペア及び負荷を配置することにより上記
トリー配分領域上における金属配線の交差を削減させる
ためのトリー内部配線の決定方法において、 （ａ）各スイッチペアの配置を、トリーにより遂行され
るプール関数の要件だけで決まる最適化されていない初
期配置（非鏡像配置と呼ぶ）に仕様すると共に、各スイ
ッチペアの論理レベル及びそれらの接続の仕方を仕様す
るステップ、 （ｂ）各論理レベルに対応する各スイッチペアに対して
１つの行（Ｒ）を割り当てる共に、各行上のすべてのス
イッチペアを左（又は右）側から右（又は左）側へ順序
付けることにより各行上の列（Ｃ）位置を各スイッチペ
アに割り当てるステップ、 このステップの開始時に、負荷及びすべてのスイッチ
ペアは、左（又は右）側においてその真数の入力及び出
力を有する一方、右（又は左）側においてその補数の入
力及び出力を有しており、負荷及びすべてのスイッチペ
アが垂直中心線に関して鏡像関係に配置されているか否
かの条件は、それらのフラグML及びMPに割り当てられた
値により仕様されるものであり、 （ｃ）トリーの列幅がＣ＝１を満足する場合、各スイッ
チペアを審査して一方又は両方のFETのドレーン領域が
負荷に接続されているならば、各スイッチペアをセット
して負荷に整列していることを示すようにそのスイッチ
ペアのフラグMPを仕様するステップ（01）、 （ｄ）上記ステップ（ｃ）でセットされなかった各スイ
ッチペアを審査して、一方又は両方のFETのドレーン領
域が既にセットされているスイッチペアのドレーン領域
と同じ信号に接続されているならば、そのスイッチペア
をセットし、そのドレーン信号を、既にセットされてい
るスイッチペアのドレーン信号と同じ側に配置するよう
にそのスイッチペアのフラグMPを仕様するステップ（0
2）、 （ｅ）トリー配置が所定の側で２つ以上の垂直方向の拡
散層配線トラックを必要とするか否かを判断し、その結
果に応じて、フラグML及びMPの現在値が各々その補数に
よって置換されるようトリー全体を上記現在値で鏡像化
するステップ（03）、 より成るトリー内部配線の決定方法。

（２）半導体集積回路の論理トリー配分領域に行列状に
配置される複数のMOSFET型の差動スイッチペア及びその
上部に配置されたMOSFET型の共通負荷から成り、所定の
ブール論理動作を遂行するCMOS型差動カスコード・スイ
ッチのトリー回路において、そのトリーの内部配線とし
て可能な限り多数の二次元の拡散層配線を使用するよう
に上記スイッチペア及び負荷を配置することにより上記
トリー配分領域上における金属配線の交差を削減させる
ためのトリー内部配線の決定方法において、 （ａ）各スイッチペアの配置を、トリーにより遂行され
るプール関数の要件だけで決まる最適化されていない初
期配置（非鏡像配置と呼ぶ）に仕様すると共に、各スイ
ッチペアの論理レベル及びそれらの接続の仕方を仕様す
るステップ、 （ｂ）各論理レベルに対応する各スイッチペアに対して
１つの行（Ｒ）を割り当てると共に、各行上のすべての
スイッチペアを左（又は右）側から右（又は左）側へ順
序付けることにより各行上の列（ｃ）位置を各スイッチ
ペアに割り当てるステップ、 このステップの開始時に、負荷及びすべてのスイッチ
ペアは、左（又は右）側においてその真数の入力及び出
力を有する一方、右（又は左）側においてその補数の入
力及び出力を有しており、負荷及びすべてのスイッチペ
アが垂直中心線に関して鏡像関係に配置されているか否
かの条件は、それらのフラグML及びMPに割り当てられた
値により仕様されるものであり、 （ｃ）トリーの列幅が２列以上（Ｃ＞１）である場合、
各行の最左側の２個のスイッチペアが処理されるように
２列幅を初期処理対象として選択するステップ、 （ｄ）各列の最上部のスイッチペアに関して、そのスイ
ッチペアのドレーンが負荷のみに接続されているか否か
を判断すると共に、若し接続されているならば、そのス
イッチペアをトリーの最上位行に移動させるステップ
（M1）（但し、そのスイッチペアが最初の行において他
のスイッチペアと共通のゲート入力変数を有する場合を
除く）、 （ｅ）最上位から第２番目の行から開始して下位行に向
けて各行毎に、行に属するスイッチペアの列Ｃを平均化
することにより各スイッチペアのために列Ｃの良好値を
計算するステップ（M2）、 （ｆ）各スイッチペアを、上記良好値に最近接した列に
割り当てるステップ（M2）、 （ｇ）上記ステップ（ｄ）を新たな列の割当操作のため
に繰返すステップ（M3）、 （ｈ）左側ドレーンからの接続路をもつスイッチペアが
位置する列の左隣列に属するスイッチペアに、各スイッ
チペアの右側ドレーンが接続されているか否かを判断す
ると共に、若し接続されていれば、その現在のスイッチ
ペアを鏡像化する初期鏡像化処理ステップ（M4）、 （ｉ）負荷を最終的に鏡像化してフラグMLを仕様するス
テップ（M5）、 （ｊ）各スイッチペアに対して最終的に鏡像化してフラ
グMPを仕様するステップ（M6）、 から成るトリー内部配線の決定方法。

E.実施例 本発明に従って、CMOSマスターイメージ差動カスコー
ド電圧スイッチ（DCVS）回路の配線度を増加する方法が
開示される。本発明の方法の目的は、トリー即ち「ブッ
ク」（book）内の内部接続路を出来るだけ多くの拡散電
路により配線を列わせることにある。これは、拡散によ
る接続路の数が可能な限りの最大数になるような正規の
イメージに基づいて差動トランジスタ・ペア及び負荷デ
バイスのための配行を見付け出すことによって達成され
る。これは、金属配線路の数を減らすことにより、そし
て、接続が拡散で直接に配線されている場合に、拡散か
ら金属への接触に関連する不必要な金属妨害を除去する
ことによって金属配線の作業を容易にする。

本発明は全体的に金属配線の混雑を軽減し、転じて高
い配線性のロジック密度を達成する。実験によって、DC
VSトリーの内部配線の95％が拡散配線で達成された。こ
れはチップの接続路の数の約50％に達する。

本発明の方法は、垂直中心線に関して鏡像換するよう
に設計されている差動ペア及び負荷のマイクロブロック
の利益を有する。差動ペア及び負荷（load）のデザイン
は第１図と第２図の上部に示されている。第１図から分
かるように、差動ペアの真数及び補数出力の位置は真数
及び補数入力の接続路のためのトラック割り当てを変更
することなく変換することが出来る。これは、母線化す
るために変数の入力の整行を維持するので、重要であ
る。同様に、負荷出力トラックの割り当てもまたチップ
の配線性に影響を与えないから、真数及び補数負荷入力
のための接続点を交換することが出来る。第２図は、DC
VSトリーにおけるペア及び負荷のための許容位置を表示
するトリー配分領域（TAA）を示している。

或る種のマスタイメージCMOSの設計法（例えば、T.上
原（Uehara）及びW.M.バンクリープト（VanCleempt）の
“CMOSの機能的アレーの最適な配行（Optimal Layout o
f CMOS Eunctional Arrays）”と題するコンピュータの
1981年のIEEE会報、C30、305頁乃至312頁を参照）にお
いては、ブック内の拡散接続は単一の方法で作られてお
り、残りの接続は金属で配線される。それとは対照的
に、第２図に示された配行は拡散配線を２次元で許容し
ている。本発明の方法は、この２次元性の利益を利用し
ているので、より大きい割合で内部ブック配線を拡散で
配線することが出来る。

内部トリー回路網は、その接続性とイメージに関する
拘束とを両立させて平面化させる。このことは、TAA内
のペアに対する行及び列を指定することにより、そし
て、拡散により配線しうる接続路の数を増加するように
ペア及び負荷を鏡像化することによって、１度に１個の
トリー毎に列われる。

拡散は配線のただ一つの層に対してしか列うことが出
来ないという理由でこのレベル内で異なった通路網は物
理的に交差することは出来ない。拡散接続路の数を最大
化する際に、この配行方法はこの事実を考慮しなければ
ならない。また、各トリーは、チップイメージ上に相互
に隣接しておかれるから（チップの、回路密度を最大化
するために）、どのようなトリーに対して与えられた配
行であっても、隣接するトリーに漏電するような拡散の
配線はしないことを保証するよう注意を払わねばならな
い。

DCVSトリーを構成するｎ型の差動ペア及びｐ型の負荷
は、第２図及び第６図に示されたように、トリー配分領
域（TAA）内に配置される。

電気的な理由のために、トリーの論理的最大高さ（即
ち、直行に置かれたｎ型トランジスタの数）は５に制限
されており、トリー内における論理的レベルと物理的レ
ベルとの間の関係ために、イメージに関するトリーの物
理的の高さもまた５に制限される。トリーは必要なだけ
拡げることが出来る。例えば、或る場合には、トリーは
２個以上の隣接したTAAの領域を占めることがある。

トリーは１度に１個づつ独立して置かれる。各トリー
に対して、本発明で開示された手続へ最初に適用するも
のは、（ａ）各差動ペアの論理的レベルと、（ｂ）負荷
デバイスへの接続路とペアのソース及びドレーン接続路
とである。ペアの論理的レベルは、そのペアのドレーン
からグランドまでの信号路を作っているトランジスタの
最大数である。差動ペアデバイスのドレーンは、他のペ
アのソースへ接続されるか、又は負荷デバイスの２つの
入力のうちの一方へ接続される。差動ペアのソース及び
ドレーンへのコンタクト、及びペアから負荷デバイスの
入力へのコンタクトは、若し、必要な相互接続配線が許
容するならば、すべて拡散で作られる。第６図は結果の
拡散配線を明瞭に示してある。

既に述べたように、負荷及び差動ペアはそれらの垂直
中心軸に関して鏡像化出来るようにデザインされてい
る。このことによって、何れの側の負荷入力点でも負荷
の左側に移動（即ち配線換え）することが出来、且つ何
れの側のドレーン出力点でもペアの左側に移動すること
が出来る。ペア中のトランジスタのゲートコンタクトの
構成のために、この鏡像化はゲートの金属配線に何ら影
響を与えることなく達成することが出来る。（第１図参
照） 本発明の方法の細部の説明に入る前に、特定のペア又
は負荷を鏡像化すべきか否か、あるいは、特定のペアを
トリー中の他の行又は列に再配置すべきか否かについて
決定を列う際に、取るべきプロシージャ的なステップの
機能的な説明を列うこととする。第４図を参照すると、
トリーの構成と、列及び行の割り当てのプロトコルの図
形的な表示が示されている。

E1.方法の全般的な説明 E1a.行及び列の割り当て 各差動ペアに対して列及び行の座標割り当てと負荷の
位置とに関する初期配置の記述を入力又は初期フォマッ
トと呼ぶ。この初期配置記述は、プール関数に関する論
理記述から得られるが、差動ペアの配置が未だ最適化さ
れていない。列行の割り当てに際しては、最初は、各差
動ペアは、アレー内における物理的な各列位置がDCVSト
リー中の各論理的レベルと同じ順序になるようにTAA内
に位置付けられる。これは初期フォマットに相当する。

次に、列行の割り当てについて具体的に説明すると、
即ち、グランドへ接続されるペアは他のすべてのペアよ
りも下部に配置される（例えば行１）。各ペアは、各ペ
アのドレーンがそのTAA内の上位の行にあるペアのソー
スに接続するという要求を満足する行（又はレベル）を
出来るだけ下位にして配置される。隣接する両側のトリ
ーとの間で、変数入力を水平的にバス化する、即ち母線
化するのを促進するために、TAA内の或る行内のペア
は、行の順序が維持される限りにおいて、他の例に移転
することが出来る。或る場合には、与えられた行の全部
ではないが、一部のペアは上位の行に移転することが出
来る。

上述の行移動から得ることの出来るバス化の最大量と
一致させ、且つトリーの中で拡散の容量（配線の長さ）
の大きさを減少するように、トランジスタペアが行に割
り当てられる。合計のトリーの高さはTAAの高さによっ
て固定される。下記の（ａ）項乃至（ｄ）項の制限は、
優先順位を低めるために課される。即ち（ａ）グランド
からトリーへの接続路の長さは最大化されること、
（ｂ）トリーを構成するペアは隣接した行に保たれるこ
とである。このことを以下に説明するため、トリー中に
２つのレベルがあると仮定する。そして第１のレベルは
隣接のトリーとのバス化をするための拘束を受けている
ため、下部行に固定されているものと仮定する。（バス
化を考慮することは、グランドからトリーへの接続路の
長さを最大化するという（ａ）項を無視することにな
る。）第２のレベルのトランジスタペアは、負荷から上
部ペアまでの距離を最小限にする行５（下記の制限
（ｃ）項）に配置されず、行１と行２が隣り合っている
から行２（制限（ｂ）項）に配置される。更に課される
制限として、（ｃ）負荷から上部のペアーまでの距離は
最小化されること、（ｄ）負荷だけを接続し且つ最も右
側の列にある最上部のペアはTAAにおいて最上位を占め
る行に移動されることがある。

各行中のペアは、トリー中のより上位のペアへ接続す
る配線の水平の長さを最小化するように特定の列に割り
当てられる。

E1b.最初の鏡像化 トリーはグランドから上位へ走査される。ペアのドレ
ーン接続路が交差した時、そのペアは交差を除くため鏡
像化される。第２図から理解されるように、負荷入力ピ
ンの２つの位置はTAA中のペアの２つの列と整行する。
若し、負荷入力の直接下の列にあるペアからその負荷入
力へ来る接続路の数よりも、反対側の列にあるペアから
来る接続路の数が大きければ、負荷入力は鏡像化され
る。

E1c.最後の鏡像化 プロシージャ最後の部分において、重要性を減少する
ために、鏡像化のための一連の基準の夫々がすべてのペ
アに適用される。ペアにこの基準を適用した後では、ペ
アの位置付けは固定されて、その後は変更されない。

E1c1.TAAの左側の列にあるペアは下記の目的のため
に、鏡像化される。即ち、その目的とは、（ａ）一方の
又は両方のドレーンが負荷に接続されている場合、ドレ
ーンの接続路を非交差にするためか（この目的のため
に、２つの負荷入力はトリーの最左端側と最右端側に置
かれる）、又は（ｂ）若しそのドレーンがペアの右側の
列中の同じ行のドレーンへ接続されているならば、ドレ
ーンを右へ移転するためか、又と（ｃ）ドレーンが接続
される左側の列のペアの他のドレーンと整行させるよう
にドレーンを移動するためである。

E1c2.TAAの右側の列中のペアは下記の目的のために鏡
像化される。即ち、その目的とは（ａ）ドレーンが同じ
行にあるペアの右ドレーンへ接続されている場合、ドレ
ーンを左側へ移動するためか、又は（ｂ）そのドレーン
がペアの右側の列に接続されている他のドレーンと整行
するようにドレーンを移動するためか、又は（ｃ）その
ドレーンが負荷と接続されており且つペアの他のドレー
ンが負荷に接続されていない場合、右側の列中の最上部
ペアのドレーンを右側へ移動するためである。

E1d.平面的でない接続路に対して特別に考慮を要する点 トリーの構造中に、平面的でない、即ちプレーナでな
い接続路の組がしばしば生ずる。これは、同じ行内の２
つのペアが同じ出力用の接続路を持つときに生ずる。ペ
アが最上部の行にあり且つその出力が負荷に向けられる
ことがしばしばある。この状態を第3A図に示す。プレー
ナでないために、本発明に従った配置及び鏡像化の組み
合わせが、全体を拡散で配線することの出来る配行を与
えることが出来ない。上述のステップ（1b）及び（2a）
は、２つの外側ドレーンのコンタクトと１本の水平金属
セグメントとを接続することによって、簡単に配線が完
成することの出来るのを保証している。２つの内側ドレ
ーンは拡散で接続される。その配線の構造が第3B図に示
されている。

本発明の方法を実施することによって、トリー領域内
における各差動ペアの最終行（Ｒ）及び最終列（Ｃ）内
の位置と、各ペア及び負荷がその垂直中心軸に関して鏡
像関係に配置するか否かを知らせるフラグMP及びMLとが
得られる。行及び列の番号付けの方法は第４図に示して
ある。ペア又は負荷の鏡像化はデバイス番号（又は負荷
のためにはＬ番号）を循環することによって指定され
る。

E2.方法の詳細な説明 トリーにより遂行されるべきブール論理の要件だけで
作られた鏡像化されていないオリジナルのペア配置（初
期フォーマット）で出発して、トリーは一度に１個づつ
本発明の方法に従って審査される。個々のペアの相互接
続性（即ちロジック）は、完全に正しくなければならな
いことは言うまでもない。制御プログラムは、各トリー
に関して、ペアの論理的レベルと、それらの接続性とを
取り出す。開始点として、ペアの行Ｒがその論理的レベ
ルと同じにセットされる。各行の列位置Ｃはその行内の
すべてのペアを左から右へ任意に決められた順序付けで
指定される。従って、トリーの幅はトリー中の何れかの
Ｒに生じた最も大きなＣである。行及び列の指定は第４
図から理解出来るであろう。開始点において、すべての
デバイスは鏡像化されていない状態にある（ML＝MP＝
Ｏ）。（鏡像化されていない負荷ML＝Ｏは左側でその真
数入力（L1）を持ち、且つ右側で補数入力（LO）を持っ
ていることがこの説明における規約である。） 制御プログラムは、トリーの幅Ｃに応じて２つのプロ
グラムのうちの一方へ動作を移す。他方の動作として、
「複数列の幅」（MANYWIDE）が実列される。

「１列の幅」（ONEWIDE）（１列幅のトリーのプロシー
ジャ） これらのトリーに対しては、Ｒ及びＣの開始の値は拡
散配線のためには改良することは出来ない。換言すれ
ば、再配置は必要がない。従って「１列の幅」はペア及
び負荷の鏡像化フラグML及びMPだけを指定する。

「１列の幅」の動作は３つのステップを含む。

ステップ01.各ペアに対して、：若し１方の又は両方
のドレーンが負荷に接続しているならば、それは「セッ
ト」される。ペアのMPは、ペアが負荷の整行するように
指定される。（〔それは「セット」された〕という意味
はこのステップの基準をペアに適用することであり、基
準が満たされることではない。従って、基準が既に満た
されたか又は満たされていないかの何れかに従って、鏡
像化される（又はされない）ことによって、ペアは「セ
ット」されることになる。それは鏡像化で終らないかも
知れないが、何れにせよ「セット」される。ペアが「セ
ット」されたということは、そのペアに対して、更に他
のステップが取られないことを意味する。） 註記：ペアの左側ドレーンが負荷の左側入力へ接続さ
れているか、又はその右側ドレーンが負荷の右側入力へ
接続されているか、又はこれらの両方の条件が満たされ
ているかの何れかの場合、ペアは負荷に「整行」され
る。（鏡像化するための負荷の現在の状態が与えられて
いるものとして） ステップ02.「セット」されていない各ペアに対し
て：若し１方の又は両方のドレーンが、既に「セット」
されているペアのドレーンと同じ信号に接続していると
すれば、現在のペアを「セット」する。現在のペアのMP
は前に「セット」されたペアーのドレーン信号と同じ側
のドレーン信号を置くように指定される。

ステップ03.若しトリーの配置がトリーの左側に１個
以上の垂直拡散配線トラックを必要とするならば、現在
のML値及びMP値を持つトリー全体が鏡像化される。（ML
及びMPはそれらの補数で置換される。）そのほかのMPは
ステップ01及び02により指定されたようにとどまり、且
つML＝０である。

註記：負荷デバイスは２つの差動ペアと同じ幅である
から、各トリーは、少くとも２列の幅であるイメージの
領域を占めねばならない。１列幅トリー中のペアの右側
の列はペアの空白であるから、１本以上の垂直拡散配線
トラックを入れるに充分な広さがある。然しながら、ト
リーの左側は他のトリーが占領しており、それ自身の拡
散配線のためのトラックを必要とするかも知れないか
ら、トリーの左側はただ１本のトラックだけが利用可能
である。

「複数列の幅」（１列の幅以上のトリーのためのプロシ
ージャ） これらのトリーのためのプロシージャは１列幅のトリ
ーのプロシージャよりも遥かに複雑である。Ｒ及びＣの
値と、ML及びMPの値とが指定される。

「複数列の幅」におけるステップにより取られる動作
を説明するために、２列幅のトリーの配行が例として与
えられる。「複数列の幅」のプロシージャが実列される
前の状態のトリーが第5A図に示されている。同図中では
ソース及びドレーンコンタクトと、内部トリー接続路と
が示されている。「複数列の幅」の動作は６個のステッ
プで構成される。

ステップM1.各列中の最上部のペアー対して：若しペ
アのドレーンが負荷だけに接続されているとすれば、ト
リー中のどんなペアであっても最上位の行にペアを移動
する。然しながら、若しそのペアが、そのペアのオリジ
ナルの行中の他のペアと共通の変数用ゲートを有してい
るならば、この移動は列わない。このことは、第5A図に
おいて、若しペア６及び７が同じ入力信号（図示されて
いないがゲートコンタクトへの金属接続路）を持ってい
るならば、ペア７はペア８に対して次の最上位レベルへ
移動しないでその元のレベルに維持されることを意味す
る。ペア７を移動することは（上に述べたように）、拡
散配線のためにより有利な構成を持たせることによって
簡単化されるよりも、金属配線の仕事を遥かに大きく複
雑化することになる。ここでは、ペア６及び７は同じゲ
ート接続を持たないと仮定して、ペア７は１レベル移動
される。

このステップ後の第5A図の例示のトリーのこの状態が
第5B図に示されている。

註記1:このステップは、ステップM6e（第3B図参照）
で完成される交差結合ペアのリンク構成を作るための初
期的なステップである。この構成はたった一本の水平金
属セグメントによって、必要な最小限の接続路の組を配
線することが出来るから、これは特に望ましい構造であ
る。

註記2:共通の信号入力を有するトランジスタのゲート
が同じ水平配線トラック上にある場合、金属による配線
性が良くなる。この利益は交差結合ペアから得られる利
益を上廻る利益である。

ステップM2.このステップはトリー中のペアのＣの最
終値を指定する。各行に対して、トリーの最上位から２
番目の行から開始して下位の方へ続列する。：行中の各
ペアのに対して、Ｃの優先順位値は、それが接続を列う
ペア（又はロード）のＣを平均化することにより計算さ
れる。（このステップのために、L1及びL0は、トリーの
中心線上に置かれる。例えば要求された列の両端の列の
中間、換言すれば、列１及び列２の両方から等距離のと
ころにL1及びL0が置かれる。）ペアはその優先順位の列
に出来るだけ近いＣに割り当てられ、且つ常に優先順位
で行を横切る。

例示のトリー中のペアのＣの優先順位値が第5C図で示
されており、例示したトリーのこのステップ後の状態が
同図に示される。

註記：ドレーンは常に１個又は１個以上のより上位の
行のペアに接続し、より上位のＣは常に前段で指定され
ている。

ステップM3.このステップはトリー中のペアのＲの最
終値を指定する。このステップは新しい列を割り当てる
ことによってステップM1を反復することで構成されてい
る。

このステップは例示のトリーを変更しない。

ステップM4.各ペアーに対して：若し、左側ドレーン
からの接続路を持つペアが位置する列の左側にある列１
中のペアへ、そのペアの右側ドレーンが接続路を持って
いれば、現在のペアは鏡像化される。そのほかは鏡像化
されない。このステップに対して、負荷は現在のペアと
同じ列にあるものと見做される。

このステップ後の例示のトリーの状態は第5D図に示さ
れている。鏡像化されたものは円で囲まれたペア番号で
示されている。

ステップM5.このステップは負荷を最終的に鏡像化し
てMLを指定する。

ステップM5a.若し、列２のペアからL1へ列く接続路の
数が、列２のペアからL0への接続路数より大きければ、
負荷を鏡像化して、ステップM6に進む。そのほかは連続
する。

ステップM5b.ステップM5aの反復。然し、若し、左側
のペアが同じ負荷への接続路を持っているならば、ペア
から負荷へのすべての接続路を差し引く。

ステップM5c.若しL0に接続路を持つすべての列２のペ
アよりも上位の行にあり、且つL1に接続路を持つ列２の
ペアがあるならば、負荷を鏡像化して、ステップM6に進
む。その他は連続する。

ステップM5d.より上位の行は列２中にペアを含んでい
るが、その行の列２中にペアがなく、且つ列１中のペア
が負荷に接続路を持つ最も高い行を見出す。若し、列１
のペアがL0への接続路を有し、L1への接続路を持たなけ
れば、その負荷を鏡像化する。その他の負荷は鏡像化さ
れない。（この状態の一例が下記の第１表に示されてお
り、行３（行５ではない）中のペアがこの条件を満足す
る。） このステップ後の例示のトリーの状態が第5E図に示さ
れている。負荷はステップ5aで鏡像化された。

ステップM6.このステップはペアを最終的に鏡像化し
てMPを指定する。これはステップ４で指定されたペアの
鏡像化を入力として取る。（ステップ５においては、負
荷だけが鏡像化されうる。） 従って若し、ステップ６でペアの鏡像化が要求され、
且つステップ４でそのペアが鏡像化されていたとすれ
ば、その最終状態は鏡像化されない。すべてのペアはフ
ラグ「セット」＝０で開始する。ペアが「セット」され
ると（「セット」＝１）、それは再度、鏡像化の対象と
はならない。

ステップM6a乃至ステップM6dは列１中のペアを鏡像化
する。

ステップM6a.負荷に接続された列１の各ペアを「セッ
ト」する。若しペアが負荷と整行していなければ（ステ
ップ01の註記を参照）、MPは、ペアが負荷と整行するよ
うに指定される。

このステップ後の例示のトリーの状態が第5F図に示さ
れている。「セット」されたペアが表示されている。

ステップM6b.「セット」されていない列１中の各ペア
に対して：若し、一方の又は両方のドレーンが、既にセ
ットされているペアのドレーンと同じ信号に接続してい
るならば、現在のペアを「セット」する。現在のペアの
MPは、前に「セット」されたペアのドレーン信号と同じ
側にドレーン信号を置くように指定される。

ステップM6c.「セット」されていない列１中の各ペア
に対して：若し、ドレーンが同じ行の列２中のペアのド
レーンと同じ信号に接続しているとすれば、現在のペア
を「セット」する。現在のペアのMPは、割り当てられた
信号を有するドレーンが右側であるように指定される。

ステップM6d.「セット」されなかった列１中の各ペア
に対して：若し１方の又は両方のドレーンが既に「セッ
ト」されているペアのドレーンと同じ信号に接続してい
るならば、現在のペアを「セット」する。現在のペアの
MPは前に「セット」されたペア中のドレーン信号と同じ
側にドレーン信号を置くように指定される。最後に、
「セット」＝０を持つすべての列１のペアは「セット」
される。

ステップM6a乃至ステップM6iは列２中のペアを鏡像化
する。

ステップM6e.列２中の各ペアに対して：若し両方のド
レーンが同じ行の列１中のペアのドレーンと同じ信号に
接続路を持っているならば、現在のペアを「セット」す
る。現在のペアのMPは列１中のペアとは反対順序でドレ
ーン出力が生ずるように指定される。若しすべてのペア
が「セット」されてしまったならば、ステップ6iに列
く。

このステップ後の例示のトリーの状態は、ペア７が
「セット」された場合を除いて、第5F図と同じである。

註記：このステップは交差結合ペアのリンク構造を作
る。

ステップM6f.負荷に接続しており、且つ「セット」さ
れていない列２中の各ペアに対して：若し同じ行の列１
中のペアと右側ドレーンが現在のペア中の何れかのドレ
ーンと同じ負荷入力に接続しているとすれば、現在のペ
アを「セット」する。現在のペアのMPは、割り当てられ
た信号を持つドレーンが左側にあるように指定される。
若しすべてのペアが「セット」されてしまったならば、
ステップM6iに列く。

このステップ後の例位のトリーの状態は、ペア３、４
及び７が「セット」された場合を除き、第5F図と同じで
ある。

ステップM6g.「セット」されていない列２の各ペアに
対して：若し同じ行の列１中のペアの右側ドレーンが現
在のペア中の何れかのドレーンと同じ信号に接続してい
るならば、現在のペアを「セット」する。現在のペアの
MPは、割り当てられた信号を持つドレーンが左側にある
ように指定される。若しすべてのペアが「セット」され
たならば、ステップM6iへ列く。

ステップM6h.セットされていない列２中の各ペアに対
して：若し１方の又は他方のドレーンが「セット」され
ている列２のペアのドレーンと同じ信号に接続している
ならば、現在のペアを「セット」する。現在のペアのMP
は、前に「セット」されたペアのドレーン信号と同じ側
にドレーン信号を置くように指定される。

ステップM6i.列２中の最も高位のペアの考慮：若しそ
のペアが負荷に対してただ１本の接続線を有し、且つ同
じ行中のその左側のペアと同じドレーン接続を持たない
ならば、このステップを続ける。その他の場合、「複数
列の幅」は完了されている。現在のペアのMPは負荷に接
続されたドレーンが右側にあるように指定される。

ステップM6g乃至M6iは例示のトリーに影響を与えない
から、第5F図に示されたトリー（R.C.ML及びMP）は最終
的な配置を示す。ペア７からL0への接続だけが他の接続
路と交差していることは注意を喚起する必要がある。ペ
ア７及びペア８が交差結合であり、従って第3B図に示さ
れたように配線される。残りのトリーは第６図に示され
たように全部が拡散で配線される。

トリーが何れかの論理レベルで２個以上のペアを有す
るときは、２−幅（２−wide）の場合と類似したプロシ
ージャは以下のように修正される。

ステップ 動作 （１） ペアの行及び列の割り当て（ステップM1乃至M
3）。

（２） 最初のペア鏡像化（ステップM4） （３） ペアの列割り当てを記憶する。

（４） 間隔を明けずに左（列１）から各行を満たすこ
とによって列の再度割り当てを列う。

（５） 最初の５つの列に基づいて負荷を鏡像化する
（ステップM5）。

（６） 列１及び列２中のペアの最終的な鏡像化（ステ
ップM6）。これは列１及び列２にのみに適用する。

（７） 列３、列４……等を鏡像化する。（ステップ
（７）は２−幅の場合における列２のペアを鏡像化する
ためのプロシージャから引き出される。）ステップ
（４）以降を想定すると、差動ペアのパターンが下記の
第２表に示されており、そして、ステップ（６）は列１
及び列２中のペアを鏡像化する。列２及び列３はあたか
もそれらが列１及び列２であるかのように扱う。前にセ
ットされたように列２のペアをそのままにして、列３の
ペアに「列２」のステップ（ステップM6e乃至M6i）を遂
列する。若し列４にペアがあるならば、前にセットされ
た列３のペアをそのままにして、あたかも列４のペアが
ステップM6e乃至M6i中の列２のペアであるかのようにし
て、列４のペアの鏡像化を繰り返す。ｍ＋１（ｍは２、
３、４……の順序数）が行中のペアの最大数になるま
で、列ｍ、及びｍ＋１についてはこのプロシージャを繰
り返す。このプロシージャは、列ｍを列１とし且つ列ｍ
＋１を列２として取扱ってステップM6e乃至M6iを実列す
る。これらのステップにおいて、列ｍ＋１中のペアだけ
が変化され、列ｍ中のペアは前にセットされたように残
される。

（８） ステップ（３）からの列割り当てを復帰する。

F.発明の効果 以上、拡散により配線される接続路の数を最大化する
ために、各マイクロブロックの置換及び位置付けを優先
的に決めることによって、DCVSマイタイメージ回路の配
線性を増加する方法について説明されて来た。本発明の
手続は1000個以上のDCVSトリーについてプログラムされ
実列された。内部トリー接続の約95％が拡散により配線
された。これは従来、金属で配線されねばならなかった
チップの接続路数の約50％を減らすことになる。本発明
の方法を使うことによって、空白のトリー配分領域を意
図的に残すことによって、特別の配線スペースを準備さ
せることなく、トリーの大きな集合を完全に配線するこ
とが出来る。

【図面の簡単な説明】

第１図は「非鏡像化」及び「鏡像化」のｎ型差動トラン
ジスタペアの平面図、第２図はトリー配分領域中に負荷
を有する個々のDCVS差動トランジスタ・ペアを示すDCVS
トリー（非常に拡大されている）の平面図、第3A図は、
しばしば生ずる一組の接続路であって、平面化出来ない
ため、少くとも１個の接続路は金属で作られねばならな
いトリーの接続路を示す図、第3B図は本発明に従って差
動ペア２が鏡像化されている最終的な構成を示す図、第
４図は本発明を実施するために、最初の回路デザインを
特定のフォーマットに最初に配置する図形的配置のアプ
ローチを説明するための図、第5A図乃至第5F図は一組の
模式的な配線図におけるDCVSトリー配置に、鏡像化の概
念を利用した本発明を実施した場合の中間的な状態と最
終的な状態を示す配線図、第６図は本発明を利用してデ
ザインされたDCVSトリーの拡大図であって、第5F図の模
式的な相互接続配線図と同じ配線図である。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/8234 27/04 27/088 Ｈ０３Ｋ 19/173 0836−5Ｋ Ｈ０１Ｌ 27/08 １０２ Ｇ 21/88 Ｚ

Claims (2)

【特許請求の範囲】
1. 【請求項１】半導体集積回路の論理トリー配分領域に行
   列状に配置される複数のMOSFET型の差動スイッチペア及
   びその上部に配置されたMOSFET型の共通負荷から成り、
   所定のブール論理動作を遂行するCMOS型差動カスコード
   ・スイッチのトリー回路において、そのトリーの内部配
   線として可能な限り多数の二次元の拡散層配線を使用す
   るように上記スイッチペア及び負荷を配置することによ
   り上記トリー配分領域上における金属配線の交差を削減
   させるためのトリー内部配線の決定方法において、 （ａ）各スイッチペアの配置を、トリーにより遂行され
   るプール関数の要件だけで決まる最適化されていない初
   期配置（非鏡像配置と呼ぶ）に仕様すると共に、各スイ
   ッチペアの論理レベル及びそれらの接続の仕方を仕様す
   るステップ、 （ｂ）各論理レベルに対応する各スイッチペアに対して
   １つの行（Ｒ）を割り当てる共に、各行上のすべてのス
   イッチペアを左（又は右）側から右（又は左）側へ順序
   付けることにより各行上の列（Ｃ）位置を各スイッチペ
   アに割り当てるステップ、 このステップの開始時に、負荷及びすべてのスイッチペ
   アは、左（又は右）側においてその真数の入力及び出力
   を有する一方、右（又は左）側においてその補数の入力
   及び出力を有しており、負荷及びすべてのスイッチペア
   が垂直中心線に関して鏡像関係に配置されているか否か
   の条件は、それらのフラグML及びMPに割り当てられた値
   により仕様されるものであり、 （ｃ）トリーの列幅がＣ＝１を満足する場合、各スイッ
   チペアを審査して一方又は両方のFETのドレーン領域が
   負荷に接続されているならば、各スイッチペアをセット
   して負荷に整列していることを示すようにそのスイッチ
   ペアのフラグMPを仕様するステップ（01）、 （ｄ）上記ステップ（ｃ）でセットされなかった各スイ
   ッチペアを審査して、一方又は両方のFETのドレーン領
   域が既にセットされているスイッチペアのドレーン領域
   と同じ信号に接続されているならば、そのスイッチペア
   をセットし、そのドレーン信号を、既にセットされてい
   るスイッチペアのドレーン信号と同じ側に配置するよう
   にそのスイッチペアのフラグMPを仕様するステップ（0
   2）、 （ｅ）トリー配置が所定の側で２つ以上の垂直方向の拡
   散層配線トラックを必要とするか否かを判断し、その結
   果に応じて、フラグML及びMPの現在値が各々その補数に
   よって置換されるようトリー全体を上記現在値で鏡像化
   するステップ（03）、 より成るトリー内部配線の決定方法。
2. 【請求項２】半導体集積回路の論理トリー配分領域に行
   列状に配置される複数のMOSFET型の差動スイッチペア及
   びその上部に配置されたMOSFET型の共通負荷から成り、
   所定のブール論理動作を遂行するCMOS型差動カスコード
   ・スイッチのトリー回路において、そのトリーの内部配
   線として可能な限り多数の二次元の拡散層配線を使用す
   るように上記スイッチペア及び負荷を配置することによ
   り上記トリー配分領域上における金属配線の交差を削減
   させるためのトリー内部配線の決定方法において、 （ａ）各スイッチペアの配置を、トリーにより遂行され
   るプール関数の要件だけで決まる最適化されていない初
   期配置（非鏡像配置と呼ぶ）に仕様すると共に、各スイ
   ッチペアの論理レベル及びそれらの接続の仕方を仕様す
   るステップ、 （ｂ）各論理レベルに対応する各スイッチペアに対して
   １つの行（Ｒ）を割り当てると共に、各行上のすべての
   スイッチペアを左（又は右）側から右（又は左）側へ順
   序付けることにより各行上の列（ｃ）位置を各スイッチ
   ペアに割り当てるステップ、 このステップの開始時に、負荷及びすべてのスイッチペ
   アは、左（又は右）側においてその真数の入力及び出力
   を有する一方、右（又は左）側においてその補数の入力
   及び出力を有しており、負荷及びすべてのスイッチペア
   が垂直中心線に関して鏡像関係に配置されているか否か
   の条件は、それらのフラグML及びMPに割り当てられた値
   により仕様されるものであり、 （ｃ）トリーの列幅が２列以上（Ｃ＞１）である場合、
   各行の最左側の２個のスイッチペアが処理されるように
   ２列幅を初期処理対象として選択するステップ、 （ｄ）各列の最上部のスイッチペアに関して、そのスイ
   ッチペアのドレーンが負荷のみに接続されているか否か
   を判断すると共に、若し接続されているならば、そのス
   イッチペアをトリーの最上位行に移動させるステップ
   （M1）（但し、そのスイッチペアが最初の行において他
   のスイッチペアと共通のゲート入力変数を有する場合を
   除く）、 （ｅ）最上位から第２番目の行から開始して下位行に向
   けて各行毎に、行に属するスイッチペアの列Ｃを平均化
   することにより各スイッチペアのために列Ｃの良好値を
   計算するステップ（M2）、 （ｆ）各スイッチペアを、上記良好値に最近接した列に
   割り当てるステップ（M2）、 （ｇ）上記ステップ（ｄ）を新たな列の割当操作のため
   に繰返すステップ（M3）、 （ｈ）左側ドレーンからの接続路をもつスイッチペアが
   位置する列の左隣列に属するスイッチペアに、各スイッ
   チペアの右側ドレーンが接続されているか否かを判断す
   ると共に、若し接続されていれば、その現在のスイッチ
   ペアを鏡像化する初期鏡像化処理ステップ（M4）、 （ｉ）負荷を最終的に鏡像化してフラグMLを仕様するス
   テップ（M5）、 （ｊ）各スイッチペアに対して最終的に鏡像化してフラ
   グMPを仕様するステップ（M6）、 から成るトリー内部配線の決定方法。